第6章 时序逻辑电路.pptVIP

* * 模块六 时序逻辑电路 项目一 基本R-S触发器 1. 基本R-S触发器的组成结构与符号 它由两个与非门交叉组合构成。R和S是信号输入端，字母上的反号表示低电平有效（逻辑符号中用小圈表示）。它有两个输出端Q与Q，正常情况下，这两个输出端信号必须互补，否则会出现逻辑错误。 通常规定Q端的状态决定触发器的状态。即Q=1（Q=0）称触发器为1状态，简称1态；Q=0（Q=1）称触发器为0状态，简称0态。 2. 基本R-S触发器逻辑功能 （1）逻辑功能 （2）真值表及特征方程 1）真值表 真值表是反映在输入信号作用下输出状态如何改变的一种表格。基本R-S触发器真值表如表6-1所示。 2）特征方程（状态方程） 由表6-1写出Qn+1表达式时，应该严禁这种输入。 即： 3）时序图 时序图是用高低电平反映触发器的逻辑功能的波形图，它比较直观，而且可用示波器验证。图6-3画出了基本R-S触发器的时序图。 项目二J-K触发器 1.　J-K触发器的组成结构与符号 J-K触发器如图6-4（a）所示，1-8门为与非门，9门为非门，图6-4（b）是J-K触发器的逻辑符号。 2.　J-K触发器逻辑功能 （1）逻辑功能 JK触发器有两个输入控制端，分别用J和K表示，这是一种逻辑功能齐全的触发器，它具有置0、置1、保持、翻转四种功能。 当输入信号J=K=0， Qn+1= Qn---------保持； 当输入信号J=0，K=1 Qn+1= 0---------置0； 当输入信号J=1，K=0 Qn+1= 1---------置1； 当输入信号J=1，K=1 Qn+1= Qn-------翻转。这表明当输入J=K=1，在CP作用下，新状态总是和原状态相反。这种功能称为计数功能。 （2）真值表及特征方程 1）真值表 J-K触发器真值表如表6-2所示 2）特征方程 由表6-2写出主从J-K触发器的特征方程： （3）时序图 图6-5是主从J-K触发器的时序图。 项目三　D触发器 1.　D触发器的组成结构及符号 D触发器逻辑电路如图6-6（a）所示，1-6门为与非门，图6-6（b）图是它的符号。 （1）逻辑功能 1）D=0时 当CP=0期间，门3和门4均关闭，因为D=0，门6被封锁，Y6=1，门5在Y6=Y3=1的作用下被打开，Y5=0；当CP由0跳变到1时，门4输出Y4= Y3·Y+CP=111=0 2）当D=1时 当CP=1期间，Y3=Y4=1，因为D=1，Y6=1，Y5=1，当CP由0跳到1时，Y4=1，Y3= Y5·CP=1·1=0 综上所述：在CP上升沿到来时，若D=0，触发器状态为0；若D=1，触发器状态为1，故有时称D触发器为数字跟随器。 （2）真值表及特征方程 1）真值表 D触发器的真值表如表6-3所示。 2）特征方程 由表6-3可得D触发器的特征方程: Qn+1=D （3） 时序图 D触发器的时序图如图6-7所示。 项目四 T触发器 1. T触发器的组成结构及符号 如果将J-K触发器的J、K两端相连接，连接后的输入端称为T端，1-8门为与非门，9门为非门，如图6-8图（a）所示，就构成了T触发器，因此可根据J-K触发器的工作过程，写出其逻辑功能。图6-8（b）是T触发器的逻辑符号。 2.　T触发器的逻辑功能 （1）逻辑功能 T触发器具有一个信号输入端T端；在CP脉冲来临时若T＝1使触发器翻转，若T＝0则触发器保持原来的状态。 （2）真值表及特征方程 1）真值表 T触发器的真值表如表6-4所示。 2）特征方程 由表6-4可得T触发器的特征方程: （3）时序图 T触发器的时序图如图6-9所示。 项目五　计数器 用来统计输入脉冲CP个数的电路，称为计数器。其主要由触发器组成。计数器是数字系统中应用最多的时序电路，如各种各样的数字仪表、数字计算机及生活领域无所不在。 计数器的种类很多，特点各异。它的分类如下：按计数器中的触发器翻转情况分，有同步计数和异步计数器；按计数进制分，有二进制计数器，二—十进制计数器，任意进制计数器；按计数增减情况分，有加法计数器，减法计数器，可逆计数器（加/减计数器）。 电子技术的发展日新月异，目前生产的各种系列的集成计数器较多，在数字电路中应用较为方便。因