第五章存储器材料.ppt

5.2.3 高速缓冲存储器 1.高速缓冲存储器的使用 随着CPU速度的不断提高，DRAM的速度难以满足CPU的要求，CPU访问存储器时一般要插入等待周期，对高速CPU来说这是一种极大的浪费。 为了使CPU全速运行，可采用CACHE技术，将经常访问的代码和数据保存到SRAM组成的高速缓冲器中，把不常访问的数据保存到DRAM组成的大容量存储器中，这样使存储器系统的价格降低，又提供了接近零等待的性能。  5.3.4 闪存 3.部分译码选择方式 将高位地址线中的几位经过译码后作为片选控制。 例如： 要设计一个8K×8的存储器系统，采用2K×8的RAM芯片4片，选用A13～A11作为74LS138的译码输入，译码输出端Y0～Y3作为片选信号，则其地址分配为： 第一片：00000～007FFH 第二片：00800～00FFFH 第三片：01000～017FFH 第四片：01800～01FFFH 由于A19 ～ A14可以任意选择，所以地址有重叠区。 若采用Y4～Y7作为片选信号，4片RAM芯片的地址分配又不同，分别为： 第一片：02000～027FFH 第二片：02800～02FFFH 第三片：03000～037FFH 第四片：03800～0