《第十讲 VHDL描述风格.pptVIP

第10讲 VHDL描述风格 ★ 行为描述 ★ 数据流描述 ★ 结构描述 ★ 基本逻辑电路设计 ★ 时序逻辑电路设计 一、 行为描述 【例1】带异步复位功能的8位二进制加法计数器的行为描述。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT8B IS PORT(RESET，CLOCK：IN STD_LOGIC； Q8：OUT STD_LOGIC_VECTOR(7 DOWNTO 0))； END CNT8B； ARCHITECTURE ART OF CNT8B IS SIGNAL S1：UNSIGED(7 DOWNTO 0)； BEGIN PROCESS(CLOCK，RESET，S1) IS BEGIN IF RESET=‘1’THEN S1=X“00； ELSIF(CLOCK=‘1’AND CLOCKEVENT) THEN S1=S1+1； END IF； END PROCESS； Q8=STD_LOGIC_VECTOR(S1)； END ART； 二、数据流描述 数据流描述，也称RTL描述，它以类似于寄存器传输级的方式描述数据的传输和变换，以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑。这类寄存器或者显式地通过元件具体装配，或者通过推论作隐含的描述。 数据流描述主要使用并行的信号赋值语句，既显式表示了该设计单元的行为，又隐含了该设计单元的结构。 数据流的描述风格是建立在用并行信号赋值语句描述基础上的。 当语句中任一输入信号的值发生改变时，赋值语句就被激活，随着这种语句对电路行为的描述，大量的有关这种结构的信息也从这种逻辑描述中“流出”。 认为数据是从一个设计中流出，从输入到输出的观点称为数据流风格。 数据流描述方式能比较直观地表述底层逻辑行为。 【例2】 一位全加器的数据流描述。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY ADDER1B IS PORT(AIN，BIN，CIN：IN BIT； SUM，COUT：OUT BIT)； END ADDER1B ； ARCHITECTURE ART OF ADDER1B IS SUM= AIN XOR BIN XOR CIN； COUNT=(AIB AND BIN)OR (AIN AND CIN) OR (BIN AND CIN)； END ART； 三、 结构描述 所谓结构描述，是指描述该设计单元的硬件结构，即该硬件是如何构成的。它主要使用元件例化语句及配置语句来描述元件的类型及元件的互连关系。 结构描述就是表示元件之间的互连，这种描述允许互连元件的层次式安置，像网表本身的构建一样。结构描述建模步骤如下： (1) 元件说明：描述局部接口。 (2) 元件例化：相对于其他元件放置元件。 (3) 元件配置：指定元件所用的设计实体。 【例3】用结构描述方式完成的一个结构体的示例。 ARCHITECTURE ART OF COUNTER3 IS COMPONENT DFF IS PORT(CLK，DATA：IN BIT；Q： OUT BIT)； END COMPONENT DFF； COMPONENT AND2 IS PORT(I1，I2：IN BIT；O：OUT BIT)； END COMPONENT AND2； COMPONENT OR2 IS PORT(I1，I2：IN BIT；O：OUT BIT)； END COMPONENT OR2； COMPONENT NAND2 IS PORT(I1，I2：IN BIT；O： OUT BIT)； END COMPONENT NAND2； COMPONENT XNOR2 IS PORT(I1，I2：IN BIT；O： OUT BIT)； END COMPONENT XNOR2； COMPONENT INV IS PORT(I：IN BIT； O： OUT BIT)； END COMPONENT INV； SIGNAL N1，N2，N3，N4，N5，N6，N7，N8，N9： BIT；