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邓军勇
djy@
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数字IC设计的流程
逻辑
物理
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主流EDA工具
系统级验证工具
代码质量分析工具
仿真与数字纠错工具
逻辑综合工具
静态时序分析工具
形式化验证工具
PR工具
物理验证工具
版本管理工具
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代码质量分析工具
代码质量分析用于进行RTL级的设计规则检查,分析RTL代码是否能够适应后续的流程,检查包括状态机的分析、竞争和冒险检查、设计重用、综合与可测性以及用户自定义的检查等。
代码质量分析工具有:
Synopsys的LEDA
Atrenta的SpyGlass
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仿真与数字纠错工具
仿真工具有很多,如Cadence的NC、Synopsys的VCS/VSS、Mentor的Modelsim(新版本为QuestaSim)等,都是功能强大的仿真工具。
数字纠错工具主要有SpringSoft的Debussy(新版本为Verdi)。
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逻辑综合工具
逻辑综合用于完成电路从RTL级描述到门级网表的转换。
通常使用的EDA工具包括Synopsys公司的Design CompilerTM、Cadence公司的BuildGates®(原属Ambit Design,后被Cadence收购)和Encounter RTL Compiler、Magma公司的Talus RTL等。
目前DC可称作ASIC业界最流行的综合工具和实际标准
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静态时序分析工具
静态时序分析技术是一种穷尽分析方法,可以提取整个电路的所有时序路径,且不依赖于激励,运行速度很快,占用内存很少,适合进行超大规模的片上系统电路的验证,可以节省多达20%的设计时间,但是静态时序分析存在的问题在于不了解电路的动态行为。
Synopsys公司的PrimeTime是一种具有签收品质(sign-off quality)的STA工具。
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形式化验证工具
形式化验证方法不需要仿真向量,通过数学方法比价实现与参考是否等价。将形式化验证和静态时序分析这两种静态验证方法结合起来,可以大大提高验证效率。
Synopsys的Formality是高性能、高速度的全芯片形式验证与等效性检查工具。
Cadence的Verplex Logic Equivalence Checker也是享誉业界的逻辑等价性验证工具。
Mentor的 FormalPro等。
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PR工具
物理设计工具主要包括平面布局工具、布局布线工具等。
物理设计工具主要有:
Cadence的SoC Encounter、Design Planner、CT-Gen,
Synopsys的Astro(新版本为IC Compiler),Magma 的BlastFusion等。
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