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备注页 第6讲 Verilog设计验证及简单组合逻辑电路设计 授课教师：邹兴平 电邮地址：zou_xingping@163.com 一、verilog设计的仿真验证 占据整个设计的60~70%的工作量，需要很高的代码覆盖率，并不比设计可综合代码简单 测试平台的组成 模块的测试 测试模块常见的形式： module t; reg …; //被测模块输入/输出变量类型定义 wire…; //被测模块输入/输出变量类型定义 initial begin …; …; …; end … …//产生测试信号 always #delay begin …; end … …//产生测试信号 Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) ); //被测模块的实例引用 initial begin ….; ….; …. end //记录输出和响应 endmodule 模块的测试 测试模块中常用的过程块： 模块的测试 如何描述激励信号： module t; reg a, b, sel; wire out; //引用多路器实例 mux2_m (out, a, b, sel); //加入激励信号 initial begin a=0; b=1; sel=0;