LTC1196ADC输出串并转换电路.docVIP

实验二 LTC1196ADC输出串并转换电路 实验要求 利用状态机等设计将LTC1196（ADC）的串行输出数据转换成并行数据的转换电路，ADC的时钟由转换电路提供，CS信号由转换电路处理后提供给ADC，以保证LTC1196的时序要求。 实验原理 利用状态机的方法设计，通过资料得知LTC1196的工作频率为1MHz，同时把系统时钟也设置为1MHz，2个片选信号之间间隔为12个工作频率，因此将状态在内的12个状态，在初始状态st0中将所有的信号量初始化，在st1-st4中为采集模拟量时间，转换电路空操作，在st5-st12状态中将ADC转换的串行数字量保存给中间变量。 图1 LTC1196-2B时序图 从时序图可以知道：采样时间tSMPL至少为2.5个fCLK，单次转换时间不少于12个fCLK；片选下降沿离上一CLK上升沿至少13ns，离下一CLK上升沿，建立时间至少26ns；时钟频率fCLK不高于12MHz。转换关系为 下图为该状态机的状态图 下面第程序中的参数作简要的介绍： enable：转换电路使能端，由FPGA控制 start：LTC1196使能端 din：LTC1196的串行数字端 dout：并行输出端 rst：异步复位端 fclk：系统时钟接入端，1MHz busy：转换工作中，当采集模拟量的时候为高电平 adok：转换结束，可以通知FPGA取数 实验程序 library ieee; use ieee.std_logic_1164.all; entity adc is port (fclk,enable,din,rst:in std_logic; dout:out std_logic_vector(7 downto 0); busy,start,adok:out std_logic); end entity adc; architecture behav of adc is type states is (st0,st1,st2,st3,st4,st5,st6,st7,st8,st9,st10,st11); --12个状态 signal count: integer range 0 to 49; --50分频的常量 signal current_state:states; signal next_state:states; signal data:std_logic_vector(7 downto 0); --传输数据的中间量 signal rise:std_logic; --rise通知FPGA可以取数上升沿有效 signal serok:std_logic; --LTC1196模拟量采样完毕信号 signal sample:std_logic; --模拟变换数字后的中间量 begin sam: process (serok,fclk) --模拟采样进程 begin if serok=1 then if fclk=0 then sample=din; end if; end if; end process sam; adc: process (current_state,enable) --AD转换电路进程 begin if (rst=1) then next_state=st0;--异步清零，高电平有效，复位后回复到st0状态 else case current_state is when st0=start=1; rise=1; busy=0;serok=0; if (enable=1) then next_state=st1; else next_state=st0; end if; when st1=start=0; rise=0; busy=1;serok=0; next_state=st2; when st2=start=0; rise=0; busy