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* 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 三态 输出 低电平有效 DEN (Data Enable)数据允许信号 在最小模式系统中，用数据收发器8286/8287增加数据驱动能力时，DEN作数据收发器8286/8287的输出允许信号，在DMA工作方式时，高阻状态。 * 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 数据发送／接收控制信号 三态 输出 用来控制数据收发器8286/8287的数据传送方向。 DT/R＝1时，CPU发送数据，完成写操作； DT/R＝0时，CPU从外部接收数据，完成读操作。 在DMA方式时，被置成高阻状态。 DT / R (Data Transmit／Receive) * 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 READY ( Ready ) 准备就绪信号 输入 高电平有效 由存储器或I/O端口发来的响应信号，表示外部设备已准备好可进行数据传送。 CPU在每个总线周期的T3状态检测READY信号线，如果是低电平，在T3状态结束后，CPU插入一个或几个TW等待状态，直到READY信号有效后，才进入T4状态，完成数据传达过程。 * 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 RESET (Reset) 复位信号 输入 高电平有效 CPU接收到复位信号后，停止现行操作，并初始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和
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