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GUET School of Information Communications 数字系统设计 主讲：信息与通信学院　谢跃雷　（副教授） 课程内容 本课程是一门关于现代数字集成系统设计基础的课程，讲述硬件描述语言Verilog HDL的要素、语法、语句，仿真测试程序及可综合程序的设计方法。 其任务是：通过本课程的学习，使学生掌握利用Verilog设计现代数字集成系统的基本方法和手段。最终建立软件的建模到硬件数字集成电路的桥梁。 课程内容 具体内容包括： 数字系统概述 Verilog语言的构成元素 Verilog建模方法：门级建模描述　数据流建模描述　行为建模描述 Verilog高级结构 Verilog的测试仿真及综合 数字系统设计：基本存储单元、常用时序电路设计、状态机设计、时钟设计、流水线设计 参考教材 1.夏宇闻?著. Verilog数字系统设计教程（第3版） 2.潘松 陈龙 黄继业. EDA技术与Verilog HDL（第2版）.清华大学出版社 3.[美]?Michael D.Ciletti?著；李广军，林水生，阎波?等 译.Verilog HDL高级数字设计（第二版） 应用软件 Modelsim :仿真软件，仿真分为前仿真和后仿真 。 Synplify Pro：综合软件。 学习方法：学以致用，编写程序，仿真验证功能，综合查看硬件结构 考核方式 考核方式：闭卷 成