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EDA 技术实用教程 第 11 章 优化和时序分析 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.1 资源优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.2 速度优化 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.3 优化设置与时序分析 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 11.4 Chip Editor应用 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 KX康芯科技 11-3 直接数字式频率合成器(DDS)设计实验 图11-38 DDS.vhd顶层原理图 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. KX康芯科技 11-3 直接数字式频率合成器(DDS)设计实验 图11-39 DDS.vhd仿真波形 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. KX康芯科技 11-3 直接数字式频率合成器(DDS)设计实验 (3) 实验内容1：详细述叙DDS的工作原理，依据例11-12至例11-15完成仿真，并由仿真结果进一步说明DDS的原理。完成编译和下载。选择模式1；键2、键1输入8位频率字FWORD；利用GW48系统ADDA板上的10位D/A5651输出波形，用示波器观察输出波形。 (4) 实验内容2：根据图11-36，在原设计（图11-38）中加入相位控制电路，用键4、键3输入8位相位字PWORD；重复实验1的内容。 (5) 实验内容3：将图11-38的顶层原理图表述为VHDL，重复实验1的内容。 (6) 实验内容4：在图11-38的设计中增加一些元件，设计成扫频信号源，扫频速率、扫频频域、扫频步幅可设置。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. KX康芯科技 11-3 直接数字式频率合成器(DDS)设计实验 (7) 实验内容5：例11-12后的程序将32位频率字和10位相位字作了截断，都是8位。如果不作截断，修改其中的程序，并设法在GW48实验系统上完成实验（提示，增加2个锁存器与单片机通信）。 (8) 实验内容6：将上例改成频率可数控的正交信号发生器，即使电路输出两路信号，且相互正交，一路为正弦(sin)信号，一路为余弦(cos)信号（此电路可用于正交方式的信号调制解调）。 (9) 实验内容7：利用上例设计一个FSK信号发生器，并硬件实现之。 (10) 思考题：如果不作截断，此例的频率精度和相位精度分别是多少？