EDA实验指导书EA实验指导书.docVIP

电子信息工程学院 通信实验室 编制 2012年9月 实验一 组合电路的设计 2 实验二 时序电路的设计 3 实验三 8位全加器的设计 4 实验四 含异步清零和同步时钟使能的加法计数器的设计 5 实验五 十六进制七段数码显示译码器设计 6 实验六 数控分频器的设计 8 实验七 序列检测器的设计 9 实训一 组合电路的设计 一、实验目的 熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验内容 1：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述一个双2选1多路选择器，并将此文件放在同一目录中。 三、实验仪器 ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。 四、实验原理 1、2选1多路选择器的VHDL源代码 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END ARCHITECTURE one ; 下图为本例2选1多路选择器的仿真图形 2、双2选1多路选择器 以下是部分参考程序： ... COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； ... u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 五、实验报告： 根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。 实训二 时序电路的设计 一、实验目的 熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 二、实验内容 1、设计一个D触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 2、设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 三、实验仪器 ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。 四、实验原理 1、D触发器的VHDL源代码 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv; 2、锁存器的VHDL源代码 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK，