北邮数电实验报告解析.docx

实验名称和实验任务要求Quartus II原理图输入法的设计与实现用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块单元；用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并下载到实验板。使用拨码开关作为输入，LED作为输出；使用74LS1383-8线译码器实现逻辑函数，仿真验证功能，并下载到实验板测试。使用拨码开关作为输入，LED作为输出。用VHDL设计与实现组合逻辑电路数码管译码器用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，7段数码管作为输出。8421码转Grey码译码器用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，LED作为输出。4人表决器用VHDL语言设计并实现一个4人表决器。多数人赞同则通过，否则不通过。仿真验证其功能。用VHDL设计与实现时序逻辑电路分频器用VHDL语言实现一个12分频的分频器。要求输出占空比为50%的方波。仿真验证功能。8421十进制计数器用VHDL语言实现一个带异步复位的8421十进制计数器。仿真验证功能。组合计数器、分频器、数码管译码器将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板显示计数结果。用VHDL实现相关电路用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到