EDA课程实验报告..docxVIP

计算机科学与技术学院实 验 报 告 （ 2011 — 2012 学年度 第 二 学期 ）课程名称 EDA技术实用教程实验名称 D触发器、八位二进制补码、双二选一多路选择器、一位全减器、八位二进制乘法器姓名学号专业计算机班级地点教师实验一 D触发器实验目的1、熟悉Max+PlusII和GW48EDA开发系统的使用；2、掌握一位半减器具有上升沿触发的D触发器的VHDL设计； 实验原理数字电路的信号只有两种状态：逻辑低或逻辑高，即通常所说的0状态或1状态、0电平或1电平。在各种复杂的数字电路中不但需要对二值（0，1）信号进行算术运算和逻辑适算（门电路），还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储l位二值信号的基本单元电路统称触发器。触发器的特点： 1、具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2、根据不同的输入信号可以把输出置成1或O状态。原理图： 3、当输入信号消失后，能保持其状态不变（具有记忆功能）。源程序HU.vhd的代码如下：library ieee;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HU ISPORT(CL:IN STD_LOGIC; --输入选择信号 CLK0:IN STD_LOGIC; --输入信号 OUT1:OUT STD_LOGIC);--输出端END ;ARCHITECTURE ONE OF HU ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK0 EVENT AND CLK0=1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ONE;实验结果实验二 八位二进制补码一．实验目的1.熟悉Max+PlusII和GW48EDA开发系统的使用；2.掌握八位二进制补码的VHDL设计；3.元件例化语句的使用。二．实验原理 若原码为正，则补码等于原码；若原码为负，则补码为(2+原码)mod2。 三．源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JACKAN IS PORT(rst:IN STD_LOGIC; din:IN STD_LOGIC_VECTOR(7 DOWNTO 0); dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY JACKAN; ARCHITECTURE HAIXIA OF JACKAN ISSIGNAL tmp:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN PROCESS(din,rst) BEGIN IF rst=0 THEN dout =(OTHERS=0); ELSIF din(7) =1 THEN FOR i IN 0 TO 6 LOOP tmp(i)=NOT din(i); END LOOP; dout(6 DOWNTO 0) = tmp+1; dout(7) = din(7); ELSE dout = din; END IF; END PROCESS;END ARCHITECTURE HAIXIA;四．实验结果 实验三 双2选1多路选择器实验目的熟悉Max+PlusII和GW48EDA开发系统的使用；掌握双2选1多路选择器的VHDL设计实验原理对于其中MUX21A，当s=0和1时，分别有y=a和y=b。原理图：源程序mux221.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(s0,s1:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 a1,a2,a3:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端END;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0=0 THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=0 THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ONE;实验结果实验四 一位全减器实验目的熟悉Max+PlusII和GW48EDA开发系统的使用；掌握一位半