(精)接口与通信技术 第二章.pptVIP

三态透明锁存器74LS373的引脚排列如图2-6所示，内部有8个锁存器，Di和Qi分别是输入和输出端，LE 和OE分别是所有锁存器的电平锁存引脚和输出允许引脚，74LS373与Intel 8282功能一样，参见前面Intel 8282的介绍。 三态单向驱动器74LS244的引脚排列和内部结构如图2-7所示，内部有8个三态单向驱动器，分成4位的两组，信息的传送方向为从Ai到Yi，输出与输入同相，每组的控制端连接在一起，分别为1G和2G，各控制一组（4位）三态单向驱动器的信息传送， 1G和2G为低电平有效。1G为低电平时，允许信息从1Ai传到1Yi（i=1，2，3，4），1G为高电平时，输出端1Yi（i=1，2，3，4）为高阻；2G为低电平时，允许信息从2Ai传到2Yi（i=1，2，3，4），2G为高电平时，输出端2Yi（i=1，2，3，4）为高阻。 2. 系统数据总线——用数据收发器74LS245进行数据的双向驱动 数据收发器74LS245的两个控制端由8288产生的信号来进行控制。其中，8288的DT/R连接74LS245的方向控制端DIR，高电平时由CPU向总线驱动数据，低电平时由总线向CPU驱动数据。 8288的DEN经反向后连接74LS245的输出控制端G，有效时允许数据输出（包括两个方向），否则输出高阻。 数据收发器74LS245的引脚排列如图2-8所示，内部有8个双向三态数据收发驱动器，Ai和Bi皆可作为数据的输入或输出端， 74LS245与Intel 8286功能一样，参见前面Intel 8286的介绍。 3. 系统控制信号——少数由8088的引脚直接提供，如NMI、INTR等；多数信号由总线控制器8288提供，分“命令”和“控制”两组，其中： ① IOW（I/O写）、IOR（I/O读）、MEMW（存储器写）、 MEMR（存储器读）和INTA（中断响应）等信号称为“命令”，它们均为低电平有效，分别用于系统的读写操作和中断响应，并构成系统的控制总线，由其名称即可知道它的含义。 ② ALE、DT/R和DEN等信号称为“控制”。 它们的功能与最小组态下的同名引脚功能相同，用来控制形成系统的地址总线和数据总线，包括锁存地址、允许数据驱动和控制驱动方向。唯一的不同是，由8288产生的DEN信号为高电平有效，这是Intel公司为了兼容早期的8085 CPU而设计的。 请注意8288的两个输入引脚：地址允许AEN和命令允许CEN。它们连接着DMA应答电路中两个完全相反的信号AENBRD和AEN/。使用时，AENBRD和AEN/（其含义是由DMA提供的地址有效）将同时有效或同时无效。 当地址允许AEN和命令允许CEN同时有效时，表示CPU掌管系统总线。此时，8288正常工作，产生上面列举的一系列命令和控制信号，并允许将CPU提供的地址输出到总线。 当地址允许AEN和命令允许CEN同时无效时， 表示DMA控制器掌管系统总线。此时，8288被封锁，它的ALE和DEN都将输出无效。前者无效将使地址继续处在锁存状态；后者无效将使数据收发器74LS245输出高阻。与此同时，AENBRD有效将直接封锁地址锁存器74LS373和单向驱动器74LS244的输出控制端， 使它们全都输出高阻。于是CPU对系统总线的控制将被剥夺，系统总线呈现全面高阻，实际上，此时总线已由DMA控制器掌管。 在IBM PC/XT微型机的CPU子系统中，除了总线形成电路外，还包括时钟发生器8284、等待信号产生电路、浮点运算协处理器8087等。 5. 其它引脚 ① RESET：复位请求信号引脚，输入，高电平有效。有效时，将使CPU回到初始化状态。当它从有效转为无效时，CPU重新开始工作。为保证可靠复位，在上电复位（冷启动）时，要求其有效时间应维持50μs以上；在按钮复位（热启动）时，要求其有效时间应维持4个时钟周期以上。 CPU复位时，其内部寄存器和外部引脚的状态如表2-3所示。表中同时给出了两种组态下引脚的复位状态。复位后，寄存器CS=FFFFH，IP=0000H，所以复位后CPU一开始执行的程序入口在物理地址FFFF0H处；在引脚方面，复位后总的情况是输出高阻或者无效。 ② CLK（Clock）：时钟输入信号引脚。系统通过该引脚给CPU提供内部定时信号。8088的工作时钟最高可选5MHz。在IBM PC/XT机中，它采用了4.77MHz的时钟，其周期约为210ns。 ③ Vcc：电源，向CPU提供+5V电源。 ④ GND：地，向CPU提供参考地电平。 ⑤ MN/MX（Minimum/Maximum）：组态选