[3第3章Verilog设计入门.ppt

3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 4. 算数操作符的使用 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 5. 全加器描述----用半加器模块和或门模块描述 3.1.5 加法器及其Verilog描述 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 5. 全加器描述----用半加器、或门模块及例化语句描述 3.1.5 加法器及其Verilog描述 module or2a(a,b,c); input a,b; output c; assign c = a | b; endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 5. 全加器描述----用半加器、或门模块及例化语句描述 3.1.5 加法器及其Verilog描述 module f_adder(ain,bin,cin,sum,cout); input ain,bin,cin; output sum,cout; wire e,d,f; h_adder u1(ain,bin,e,d);//位置例化法例化语句 h_adder u2(.a(e),.b(cin),.so(sum),.co(f));//端口关联法例化语句 or2a(.a(d), .b(f), .c(cout)); //端口关联法例化语句 endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 5. 全加器描述----用半加器、或门模块及例化语句描述 3.1.5 加法器及其Verilog描述 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 5. 全加器描述----顶层文件及例化语句描述 3.1.5 加法器及其Verilog描述 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 5. 全加器顶层文件设计和例化语句 信号关联法例化语句： 位置关联法例化语句： 注意：被例化的元件可以是任何HDL语言描述的模块、FPGA库元件，甚至IP核。 模块元件名 例化元件名（.例化元件端口(例化元件外接端口)，……）; Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 6. 8位加法器描述 module ADDER8B(A,B,CIN,DOUT,COUT); output[7:0] DOUT; output COUT; input[7:0] A,B; input CIN; wire[8:0] DATA; assign DATA = A + B + CIN; assign COUT = DATA[8];//注意数值表示 assign DOUT = DATA[7:0]; //注意数值表示 endmodule Eval