(精)3.Verilog HDL硬件描述语言——最新.ppt

模60的BCD码计数器 数字时钟 行为建模——initial语句 语法1：initial 语句1； 语法2： 只执行一次 常用于产生激励信号或寄存器变量的初始化 常用于仿真中的初始化 initial begin statement1; statement2; . . . statementn; end 行为建模——initial语句 例：用initial语句产生激励信号 `timescale 1ns/1ns module test; reg A,B,C; wire D; initial begin A=0;B=1;c=0; #50 A=1;B=0; #50 A=0;C=1; #50 B=1; #50 B=0;C=0; end and3 t1(D,A,B,C); endmodule 行为建模——always语句 语法1：always 时序控制 语句1； 语法2： always语句不断重复执行，即一直检测时序控制条件，一旦满足，其后的语句被执行一次 always 时序控制 begin statement1; statement2; ... statementn; end 行为建模——always语句 例： 时序控制通常为敏感信号表达式，当表达式中变量的值改变时，其后的语句被执行一次，多个表达式之间用“or”连接，此时的语法为： 敏感信号一般为两种类型：边沿敏感型和电平敏感型，两者一般不要在一个always语句中同时使用 always #5 areg = ~areg; always @(敏感信号表达式） begin n条语句； end 行为建模——always语句 边沿触发的always常常描述时序行为，综合后生成的电路为寄存器加门级组合逻辑 电平触发的always常常描述组合逻辑行为，综合后生成的电路为门级组合逻辑或带锁存器的组合逻辑 例： always @(posedge clk or posedge clr) //两个敏感信号都是边沿型 always @(A or B) //两个敏感信号都是电平敏感型 always @(posedge clk or clr) //不建议使用，两种敏感类型不要同时使用 行为建模—posedge和negedge关键字 对时序电路的建模（时序电路由时钟边沿触发） posedge表示上升沿；negedge表示下降沿 注意同步、异步控制信号的描述方法 行为建模—posedge和negedge关键字 例1：同步置位、同步清零的计数器 module cout(out,data,load,reset,clk); input[7:0] data; input load,clk,reset; output[7:0] out; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out = 8h00; //同步清零，低电平有效 else if(load) out = data; //同步置位，高电平有效 else out = out+1; //上升沿计数 end endmodule 行为建模—posedge和negedge关键字 上例中，敏感信号表达式中没有列出输入信号，load和reset，因为它们为同步控制信号，在时钟的上升沿才检测这些信号 行为建模—posedge和negedge关键字 例2：异步控制信号的描述方式 always @(posedge clk or posedge clear) begin if(clear) 语句1; //clear信号上升沿到来时，clear为高电平， else //执行语句1，即高电平清零有效 语句2; //否则，在时钟的上升沿执行语句2； end always @(posedge clk or negedge clear) begin if(!clear) 语句1; //低电平有效清零 else 语句2; end 行为建模—posedge和negedge关键字 注意块内的逻辑描述要与敏感信号表达式信号中的有效电平