DDR布线总结(值得一看)..docxVIP

高速PCB顶级设计群 282458668DDR布线总结(来源：网络)DDR布线应注意的问题：??????内存的作用是用来存储数据的，写入1读出1，写入0读出0，因此必须保证数据访问正确。产生数据访问错误的情况主要有如下两种：1、判决错误，0判成1，1判成0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。?2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。?只要解决好这两个问题，保证内存正确访问，内存电路就设计成功了。??????为了满足建立保持时间，同频同相，采样正确，我们对走线的布线要求是：等长布线。但是由于DDR有高速时钟信号，高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题，对于布线长度有了要求。避免传输线效应的方法1、严格控制关键网线的走线长度。??????如 果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率 达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就要通过软件仿真来定位走线.走线的精确长 度需物理软件(如:PADS等)控制。2?合理规划走线的拓扑结构??????解决传输线效应 的另一个方法是选择正确的布线路径和终端拓扑结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走 线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。DDR布线分析：根据DDR信号的种类可以分为不同的信号组，如下表所列：信号引脚说明：????? VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。??????其 中，数据组的分组应该以每个字节通道来划分，DM0、DQS0以及DQ0～DQ7为第1字节通道，DM1、DQS1以及DQ8～DQ15为第2字节通道， 以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。不同组的信号间 虽然不像组内信号那样要求严格，但不同组长度差同样也有一定要求。信号组布线顺序????????为了确保DDR接口最优化，DDR的布线应该按照如下的顺序进行：功率、电阻网络中的pin脚交换、数据信号线布线、地址／命令信号布线、控制信号布线、时钟信号布线、反馈信号布线。???????数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占最大部分内存总线位宽的部分，也是最主要的走线长度匹配有要求的信号组。????????地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被满足。各组信号布线长度匹配???????时钟信号： 以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算 好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的 实施细则，信号线的单线阻抗应控制在50～60?Ω，差分阻抗控制在100～120?Ω。时钟信号到其他信号应保持在20 mil以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68?Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。???????数据信号组： 以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60?Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33?Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内 不应有其他DDR信号。???????地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60?Ω。信号线宽 参考具体设计实施细则。信号组与其