哈尔滨工业大学威海校区_EDA课程设计_乘法器_090240328_尤伟..docVIP

无符号四位整数乘法器设计与制作 EDA课程设计报告 日 期：2012-04-20 学校及院系：哈尔滨工业大学 信息与电气工程学院 设 计 者：尤伟 指 导 老师：王永玲 职 业：在校学生 通 讯 地址：山东省威海市环翠区文化西路2号哈工大（威海）九公寓418座 邮 编：264209 电 子 邮箱139.com 电 话 设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 1．通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力提高综合运用所学的理论知识独立分析和解决问题的能力5）报告要求 a.设计的性质、目的和任务；b.设计课题要求；c.设计的内容、电路原理和详细的设计过程；d.调试与仿真结果；e.调试中遇到的问题及解决的方法；f.详谈自己的体会、感想、建议。 设计要求： 设计一个具有连续乘功能的4位数相乘的乘法器。用7段显示器分时显示被乘数、乘数和计算的十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求分时显示十进制输入数据。可参见计算器的输入和显示功能。乘法器应具有连续乘功能，例如，2×3=6，再把6作为被乘数，还可以继续乘以其他数，如再乘4（相当于2×3×4=6×4=24），该乘法器要求具备此功能。 #设计提示（仅供参考）： 乘法运算通常采用移位相加方法实现，见简略示意图。 各模块程序设计、电路原理和仿真 1、输入级 原理：由要求可知操作数分为两次输入，故设计SHU[4]至SHU[0]依次由K3，K4,K5,K6,K7,定义，其中K3为符号位，其余四位为数据位。当K1有效时，将SHU中的数据作为被乘数输入到寄存器中；当K2有效时，将SHU 中数据作为乘数输入到寄存器中，CLK为脉冲控制端。当K1K2为“00”时输入被乘数，被乘数被存入寄存器。当K1K2为“01”时输入乘数，乘数被存入寄存器。并实现数据符号分离，对数据和符号单独处理。 设计代码如下所示： 生成模块： 仿真波形 从仿真结果看出当chenghao和denghao为“00”时，被乘数10101实现数符分离分别赋给A[3..0]和f1,当chenghao和denghao为“10”时，被乘数10101实现数符分离分别赋给B[3..0]和f2.结果正确。 中间处理级 2.1数值相乘模块 原理：利用移位相加原理，将上一模块输入的两个数值进行相乘操作。移位相加原理：从乘数的最低位开始，若为1，则将被乘数右端与乘数右端对齐写在下面；若为0，则将与被乘数同样位数的0写在下面。然后进行乘数的次低位，若为1，则被乘数左移一位后与上一次的结果相加；若为0，则左移一位后以全0相加。以此类推，每次若乘数相应位为1，则被乘数左移一位与前次和相加；若乘数相应位为0，则左移一位以全0与前次和相加。 设计代码如下： -- MAX+plus II VHDL Template -- Clearable loadable enablable counter LIBRARY ieee; USE ieee.std_logic_1164.all; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY multiply_4_mul1 IS PORT ( beicheng : IN STD_LOGIC_VECTOR(7 DOWNTO 0); cheng : IN STD_LOGIC_VECTOR(7 DOWNTO 0); ji : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END multiply_4_mul1; ARCHITECTURE MUL OF multiply_4_mul1 IS SIGNAL R1:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL R2:STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL R3:STD_LOGIC_VECTOR(9 DOWNTO 0); SIGNAL R4:STD_LOGIC_VECTOR(10 DOWNTO 0); SIGNAL R5:STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL R6:STD_LOGIC_VECTOR(12 DOWNTO 0); SIGNAL R7:STD_LOGIC_VECTOR