可编程实验报告分析.doc

 实验报告 ----《可编程器件实验》 专业 电子信息工程 班级 7B1211 学号 姓名 （实验三）8421BCD码译码器设计 一 实验目的 设计8421BCD码译码器 二 实验要求 要求：在ISP Design EXPERT System环境下，编写译码器源文件，用ispLSI1016E-80LJ44器件实现。并进行仿真。 三 实验步骤 1. 设计源文件 module yy1(a1,b1,c1,d1,e1,f1,g1,A,B,C,D); output a1,b1,c1,d1,e1,f1,g1; input A,B,C,D; reg a1,b1,c1,d1,e1,f1,g1; always @(A or B or C or D) begin case({A,B,C,D}) 4d0:{a1,b1,c1,d1,e1,f1,g1}=7b1111110; 4d1:{a1,b1,c1,d1,e1,f1,g1}=7b0110000; 4d2:{a1,b1,c1,d1,e1,f1,g1}=7b1101101; 4d3:{a1,b1,c1,d1,e1,f1,g1}=7b1111001; 4d4:{a1,b1,c1,d1,e1,f1,g1}=7b0110011; 4d5:{a1,b1,c1,d1,e1,f1,g1}=7b1011011; 4d6:{a1,b1,c1,d1,e1,f1,g1}=7b1011111; 4d7:{a1,b1,c1,d1,e1,f1,g1}=7b1110000; 4d8:{a1,b1,c1,d1,e1,f1,g1}=7b1111111; 4d9:{a1,b1,c1,d1,e1,f1,g1}=7b1111011; default:{a1,b1,c1,d1,e1,f1,g1}=7bx; endcase end endmodule 2 仿真测试 module yy2sest (a1,b1,c1,d1,e1,f1,g1,A,B,C,D); x=.x.; a1,b1,c1,d1,e1,f1,g1,A,B,C,D pin; test_vectors ([A,B,C,D ]-[a1,b1,c1,d1,e1,f1,g1]) [0,0,0,0]-[x,x,x,x,x,x,x]; [0,0,0,1]-[x,x,x,x,x,x,x]; [0,0,1,0]-[x,x,x,x,x,x,x]; [0,0,1,1]-[x,x,x,x,x,x,x]; [0,1,0,0]-[x,x,x,x,x,x,x]; [0,1,0,1]-[x,x,x,x,x,x,x]; [0,1,1,0]-[x,x,x,x,x,x,x]; [0,1,1,1]-[x,x,x,x,x,x,x]; [1,0,0,0]-[x,x,x,x,x,x,x]; [1,0,0,1]-[x,x,x,x,x,x,x]; end （实验四）4位加法器／减法器设计 一 实验要求 （１）设计4位二进制减法、加法器。 （２）设计4位二进制减法、加法器，要考虑借位、进位。 二 实验步骤 1 实验源文件 module yh1( a,b,ope,ans,ovf_unf); input [3:0]a,b; input ope; output [3:0]ans; output ovf_unf; assign {ovf_unf,ans}=ope?(a+b):(a-b); endmodule 2 实验测试文件 module yh2; Inputs a_0_ pin; a_1_ pin; a_2_ pin; a_3_ pin; b_0_ pin; b_1_ pin; b_2_ pin; b_3_ pin; ope pin; Outputs ovf_unf pin; ans_0_ pin; ans_1_ pin; ans_2_ pin; ans_3_ pin; Bidirs x=.x.; （实验五）4位二进制乘法器设计 一 实验目的 设计一个4位二进制乘法器 二 实验要求 要求：在ISP Design EXPERT System环境下，编写源文件。用ispLSI1016E-80LJ44器件实现。并进行仿真。 三 实验步骤 1 4位二进制乘法器源文件 module yzz1(product,a,b ); parameter size=4; input[size:1]a,b; output[2*size: