外文翻译-万超..docVIP

密 级 分类号 编 号 成 绩 本科生毕业设计 (论文) 外 文 翻 译 原 文 标 题 Implementation of Digital Filters in Programmable Logic Devices 译 文 标 题 基于PLD的数字滤波器的实现 作者所在系作者所在专业作者所在班级作 者 姓 名指导教师姓名指导教师职称完 成 时 间 2009 年 月 北华航天工业学院教务处制 在一些可编程逻辑器件中，组合逻辑功能在一小型存储器或查找表（LUT）中就可实现。例如，一个四输入组合功能可以在16位RAM存储器或LUT中实现，这就相当于是一张四输入的卡诺图。要产生大规模复杂逻辑功能，需要分配许多LUT，遍布整个器件。 LUT能通过全局路由通道相连接，能实现大规模信号输入。对于计数器或状态机的逻辑功能，LUT的输出可以驱动一个双稳态多谐振荡器，来实现时序逻辑功能。 CPLD和FPGA器件的比较 可编程逻辑器件通常可分为两大类：复杂可编程逻辑器件（CPLD）和现场可编程门阵列（FPGA）。CPLD建立在非易失性存储器技术上，而FPGA则是由类似于SRAM的易矢性存储器构成。CPLD通过一次编程建立就能永久地保存它们的结构，但是对于大多数FPGA器件，结构信息在加电时被加载，掉电时就会丢失。与CPLD相比，FPGA拥有更密集更丰富的寄存器。因此，要实现DSP设计模块，FPGA比CPLD更适合。尽管CPLD通常比FPGA快（更短的传输延时），但是不被广泛应用。 FPGA的体系结构 Xilinx 公司的典型FPGA结构的例子，如图1所示。在这里重点介绍下Xilinx和Altera的FPGA，因为这两家公司是主流的FPGA提供商。四输入引脚LUT是一个小型存储器，如果需要，每个LUT输出引脚都可以连到 (通过MUX)双稳态多谐振荡器。在Xilinx的FPGA中,基本的逻辑单元叫做CLB(结构逻辑块)。 在Altera公司的典型EPLD上（类似于FPGA），一种类似结构被称为逻辑元件或LE。LE组会在逻辑排列块或LAB部分中介绍。 LUT用于组合逻辑功能，而双稳态多谐振荡器支持时序逻辑功能。在任意一个嵌入式系统中，硬件资源都是匮乏的，用FPGA实现的设计也不例外。CLB和LE的数量是有限的，有效地利用这些资源正是设计者的责任。典型的FPGA有几百至几千个CLB和LE单元。 时钟信号的完整——FPGA设计的重要设计问题 在任何一个利用寄存器完成的时序设计中，时钟信号是关键。在寄存器中，任何时钟到达时间的延时都会在寄存器输出端产生冒险。FPGA通过全局路由通道来解决这个问题，在这个通道中，进入每个双稳态多谐振荡器的时钟拥有等同的权限，以降低时钟到达时间的不同。对设计者来说，在进行FPGA设计时，采用全局时钟源是至关重要的。需要将外部时钟源放置或是发送到内部全局路由通道。 用可编程逻辑设计入口方法 对于工程师而言，设计流程，或者说可编程逻辑设计方法，就是用HDL写下设计方程式，定义引脚分配，以及使用逻辑编译器将HDL设计转述成一种结构列表的形式。编译器的处理会在综合部分中介绍。之后，通过所有可利用的资源（门和寄存器）的相互连接，将结构列表转化成特定的PLD。当然，使用HDL的主要好处之一，就是能通过图表方式，使工程师摆脱手工进行独立的逻辑门和寄存器间的连接。理论上，在高层编写设计是可取的，而且使综合方法适合专用FPGA结构的设计。尽管目标结果是很理想的，但是通常是不可能实现的，而且可能要编写不同的HDL设计，以更好的利用FPGA结构。一些设计可能编写在更高层，常被称作模式化动作方式，在这个层次，因兼容其他HDL设计，更接近最初设计的基本逻辑，因而被称为模式化结构方式。通常为了得到FPGA的最佳性能，设计者必须检查器件内的连接关系，以满足设计要求。大多数综合工具会输出各种报告文件，以便设计者检查局部的设计排布。如果排布不理想，可以改变设计，重复综合，检查路径或链接，以达到预期的设计功能。设计可以在效率和最佳速度性能之间进行优化。由此看来，一个最小的设计往往有最快的性能，但并不总是这样。 有时，也需要控制片上的逻辑排布。大多数综合工具可以兼容时间限制和器件排布限制。举一个时间限制的例子，由于专用逻辑通道有传输延时，综合工具可能会被延时所限制，进而保证了不会跑飞。另一个例子是，将逻辑功能限制到片上的一个特定位置。这些运行方式在“布局规划”中会介绍。 一旦完成综合，由进程输出二进制形式的文件（或配置文件），用来加载到FPGA中。大多数FPGA有多种配置方式，包括从微处理器总线加载，从小型结构ROM加载，或将结构配置从PC机