实验报告-加法器树—..docVIP

实验报告 1）16位加法器IP Core配置： 2）17位加法器IP Core配置： 3）加法器树仿真图： 综合生成RTL级加法器树： 5）加法器树Verilog源代码： module addertree_209(a,b,c,d,g); input [15:0]a,b,c,d; output [17:0]g; wire [16:0]e,f; adder16_209 m1_adder16_209(.A(a), .B(b), .S(e)); adder16_209 m2_adder16_209(.A(c), .B(d), .S(f)); adder17_209 m1_adder17_209(.A(e), .B(f), .S(g)); endmodule 6）加法器树测试代码： module register18_209_test_v; // Inputs reg [15:0] a; reg [15:0] b; reg [15:0] c; reg [15:0] d; // Outputs wire [17:0] g; // Instantiate the Unit Under Test (UUT) addertree_209 uut ( .a(a), .b(b), .c(c), .d(d), .g(g) ); initial begin // Initialize Inputs #0; a = 0; b = 0; c = 0; d = 0; #50; a = d10; b = d15; c = d20; d = d25; #50; a = d30; b = d10; c = d5; d = d15; #50; a = d19; b = d14; c = d12; d = d34; // Wait 100 ns for global reset to finish #100; $finish; // Add stimulus here end endmodule