l基于高速时钟电路终端的信号完整性分析.docVIP

基于高速时钟电路终端的信号完整性分析 陈　倩 （四川大学 电子信息学院，四川 成都 610064） 　　摘　要：本文分析了高速时钟电路的终端在确保信号完整性方面的重要作用，介绍了几种常用的终端方法，并用软件对采用上述终端方法的具体电路进行了仿真，最后从工程实现的角度选用了一种适宜的终端方法，得到了实测结果。　　关键词：高速时钟电路;终端;信号完整性；分析 Signal Integrity Analysis Based on Terminal of　High-Speed Clock Circuit CHEN Qian （School of Electronic Information，Sichuan University, Chengdu 610064,China） 　　Ａｂｓｔｒａｃｔ：The important function of high-speed clock circuit terminal in ensuring signal integrity is analysed and several often-used terminal methods are introduced. Also, specific circuits adopting above terminal methods are simulated with professional software. Finally, from the view of engineering and with connection to practical application,a hardware circuit is designed, and the experiment data are obtained.　　Ｋｅｙｗｏｒｄｓ：High-speed clock circuit ；Terminal；Signal integrity；Analysis 一、引言　　近年来，随着电子技术的发展，印制板上的微处理器和逻辑电路中的时钟速率越来越快，信号的边沿越来越陡，由此带来的信号完整性（SI）问题也日益被关注。在高速数字电路中，时钟信号是芯片工作的基准频率，数据的传输一般通过时钟对数据信号进行有序的收发控制，如果时钟不准确，芯片就无法正常工作，因此时钟电路对实现数字电路的功能起决定作用。因而，高速时钟电路的信号完整性分析日渐得到人们的重视，而正确的终端端接对时钟信号的功能和完整性起到了保证的作用。 二、集总与分布参数电路　　在高速的数字设计中，必须要考虑整个传导系统对于输入信号的响应，这在很大程度上取决于系统的尺寸是否小于信号中最快的电气特性的有效长度。实际应用中判断是否为高速信号的依据是信号的上升时间而不是信号的时钟速度。信号线满足集总参数电路的条件是： 　　　　对于印制电路板走线、点到点的连线以及总线结构，如果连线长度小于上升沿有效长度的1/6，则该电路主要表现为一个集总系统的特征。上升时间一般为信号幅度从10%上升到90%所用的时间，高速信号的上升时间一般在0.1~2 ns之间。延迟为信号传播速率，它和介质的介电常数有关，为v=一般为140~180 ps/inch。高速信号线的长度多为超过l，此时电路不再表现为集总参数电路，而是表现为分布参数电路，即传输线，因此要考虑信号的完整性。　　在实际中，反射和振铃直接影响着信号的完整性，而这两种现象都是由于阻抗不匹配引起的，因此过长的信号线可采取终端匹配的办法来改善信号的传输质量，即采用适当的端接技术，可解决信号完整性问题。 三、常用的五种终端方法1.串联电阻　　当一个集总负载置于线条终端时，在驱动设备的输出阻抗R0比特性阻抗Z0小时要加串联电阻，其数值为Rs=Z0-R0。可以将这个终端电阻直接接在驱动设备的输出上。当串联匹配时，一半信号电压加在传输线上，而通常负载端的阻抗会更高，这会导致大约同样幅度值信号的反射，称为附加信号波形，故分配在负载端的信号电压再加上附加信号电压，使负载端得到完整的信号电压。附加电压到达驱动端时，因为串联电阻的匹配，不会在驱动端出现进一步的反射，从而保证了信号的完整性。串联电阻方式的功耗小，直流噪声容限好，但是却增加了线路的延迟时间。 　　2.并联电阻　　使用并联电阻终端时，该电阻必须等于线条波阻抗的阻值Z0,即R=Z0，这个阻抗应近似等于源阻抗。电阻的另一端可接到VCC上或直接接地，将终端匹配到VCC可提高驱动器的能力，将终端匹配到地则可以提高地上的吸收能力。采用这种方式匹配电阻会带来直流功耗，匹配电阻值一般在50~150Ω。 3.戴维南网络　　戴维南网络终端匹配的优势在于终端匹配电阻仍然是作为上拉和下拉电阻来使用，它能有效地抑制信号