北邮数电实验报告..docx

北京邮电大学实 验 报 告 实验名称： 数电电路与逻辑设计实验 学 院： 信息与通信工程学院 班 级： 姓 名： 学 号： 班内序号： 日 期： 实验一：Quartus II原理图输入法设计实验名称和实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块元。?(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数F=+++。2. 实验原理图及波形图（1）半加器（2）全加器（3）74LS38仿真波形图分析半加器：输入为a，b，输出S，CO（进位）。当ab都为0时，半加和s=0，进位端co=0。当ab都为1时，半加和s=0，进位端co=1。?当a=1,b=0?或a=0,b=1时，半加和s=1，进位端co=0。?全加器：输入a，b，输出S，CO（进位），ci（低进位）。当a=0，b=0,ci=0,输出s=0，co=0。当a=0，b=1或a=1，b=0又 ci=0,输出s=1，co=0。当a=0，b=0,ci=1,输出s=1，co=0。 74LS138输入A,B,C,输出为3。 四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。实验二：用 VHDL 设计与实现组合逻辑电路实验名称和实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。要求用拨码开关设定输入信号，7段数码管显示输出信号。(2) 用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。(3) 用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。2． 实验代码及波形图共阴极7段数码管译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY GUAN ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END GUAN;ARCHITECTURE encoder_arch OF GUAN ISBEGINPROCESS(A)BEGINC=011111;CASE A ISWHEN0000= B=1111110;--0WHEN0001= B=0110000;--1WHEN0010= B=1101101;--2WHEN0011= B=1111001;--3WHEN0100= B=0110011;--4WHEN0101= B=1011011;--5WHEN0110= B=1011111;--6WHEN0111= B=1110000;--7WHEN1000= B=1111111;--8WHEN1001= B=1111011;--9WHEN OTHERS= B=ZZZZZZZ;END CASE;END PROCESS;END encoder_arch;8421码转换为余3码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YUSAN ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END YUSAN;ARCHITECTURE trans_ex3 OF YUSAN ISBEGINPROCESS(A)BEGINCASE A ISWHEN0000= B=0011;WHEN0001= B=0100;WHEN0010= B=0101;WHEN0011= B=0110;WHEN0100= B=0111;WHEN0101= B=1000;WHEN0110= B=1001;WHEN0111= B=1010;WHEN1000= B=1011;WHEN1001= B=1100;WHEN OTHERS= B=ZZZZ;END CASE;END PROCESS;END trans_ex3;4位二进制奇校验器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JIOU ISPORT(a,b,c,d:IN STD_LOGIC;y:OU