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DSP 技 术 及 应 用 Digital Signal Processor 第二章 DSP 芯片结构介绍 第一节　TMS320C54x芯片的基本性能 多总线结构：三组16-bit数据总线和一组程序总线 40-bit算术逻辑单元（ALU），包括一个40-bit的桶形移位器和两个独立的40-bit累加器A和B 17x17-bit并行乘法器，连接一个40-bit的专用加法器，可用来进行非流水单周期乘/加（MAC）运算 比较、选择和存储单元（CSSU）用于Viterbi运算器的加/比较选择 第一节　TMS320C54x芯片的基本性能 指数编码器在一个周期里计算一个40-bit累加器值的指数值 两个地址发生器中有八个辅助寄存器和两个辅助寄存器算术单元（ARAUS） 数据总线具有总线保持特性 C548,549,5402,5410等具有扩展寻址方式，最大可寻址扩展程序空间为8Mx16-bit 第一节　TMS320C54x芯片的基本性能 C54X可访问的存储器空间最大可为192Kx16-bit（64K程序存储器，64K数据存储器和64KI/O存储器） 支持单指令循环和块循环 存储块移动指令提供了更好的程序和数据管理 支持32-bit长操作数指令，支持两个或三个操作数读指令，支持并行存储和并行装入的算术指令，支持条件存储指令及中断快速返回指令 第一节　TMS320C54x芯片的基本性能 可编程等待状态发生器和可编程的存储单元转换 锁相环（PLL）发生器 多通道缓冲串口（McBSP） 直接存储器访问（DMA）控制器 主机接口（HPI） 定时器 多种节电模式 JTAG接口 低电压工作 第一节　TMS320C54x芯片的基本性能 第一节　TMS320C54x芯片的基本性能 第二节　TMS320C54x芯片的内部总线结构 第二节　TMS320C54x芯片的内部总线结构 问题 1：为什么要采用多总线结构？ 可以保证在一个机器周期内多次访问程序空间和数据空间。并行处理方式大大提高DSP的运算速度。 问题 2：哪几种总线类型？ P,C,D,E四种16位总线，每种总线分别包含地址总线和数据总线。 第二节　TMS320C54x芯片的内部总线结构 程序总线（PB）传送从程序存储器来的指令代码和立即数。 三组数据总线（CB，DB和EB）连接各种元器件，如CPU、数据地址产生逻辑、程序地址产生逻辑，片内外设和数据存储器。CB和DB总线传送从数据存储器读出的操作数。EB总线传送写入到存储器中的数据。 四组数据总线（PAB，CAB，DAB和EAB）传送执行指令所需要的地址。 第二节　TMS320C54x芯片的内部总线结构 第二节　TMS320C54x芯片的内部总线结构 问题 3：两个辅助寄存器的作用？ 在每个周期内可产生两个数据存储器地址。 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 累加器A和B的保护方式有两种： 1.利用堆栈处理指令 PSHM AH POPM BL 2.利用STH,STL或STLM等指令将A和B保存到数据存储器当中。 第三节　TMS320C54x芯片的CPU结构 定义：桶形移位器又称为定标移位器，所谓定标就是指移位运算(SHIFT), 它的主要任务有四项: 将数据存储器送入累加器或与累加器中的数据进行运算时，先对它进行－16～31的移位运算。 对累加器A或B的值进行算术或逻辑移位。 对累加器的值进行归一化处理。 对累加器的值送入到数据存储器之前进行移位运算。 第三节　TMS320C54x芯片的CPU结构 主要功能：在一个流水线周期内完成一次乘法累加运算(MAC操作）。 结构组成：17-bitx17-bit乘法器，40-bit加法器，符号/无符号输入控制，小数控制，零检测器，舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。 第三节　TMS320C54x芯片的CPU结构 第三节　TMS320C54x芯片的CPU结构 其功能是完成累加器的高位字和低位字之间的最大值比较，选择累加器中较大的字并存储在数据存储器中。 该功能主要是为Viterbi算法实现而设计的。 第三节　TMS320C54x芯片的CPU结构 指数编码器用于支持单周期指令EXP的专用硬件。在EXP指令中，累加器中的指数值能以二进制补码的形式存储在T寄存器中，范围为bit-8至31。指数