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2017-01-13 发布于重庆
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数字逻辑实验报告2..docx

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数字逻辑实验报告2.

大作业2----基于Verilog HDL多功能代码转换电路的设杰1.分析逻辑命题（1）设计需求：在控制信号（或称操作码）的作用下，将输入的8421码分别转换成余3码、2421码、格雷BCD码（2）需求分析：输入端：输入端：I 控制元件: control 输出端：输出端:out 报错：error2.真值表8421码余3码 2421码格雷BCD码A1 A2 A3 A4B1 B2 B3 B4C1 C2 C3 C4D1 D2 D3 D40 0 0 00 0 1 10 0 0 00 0 0 00 0 0 10 1 0 00 0 0 10 0 0 10 0 1 0 0 1 0 10 0 1 00 0 1 10 0 1 10 1 1 00 0 1 10 0 1 00 1 0 00 1 1 10 1 0 00 1 1 00 1 0 1 1 0 0 01 0 1 10 1 1 10 1 1 01 0 0 11 1 0 00 1 0 10 1 1 11 0 1 01 1 0 10 1 0 01 0 0 01 0 1 11 1 1 01 1 0 01 0 0 11 1 0 01 1 1 11 0 0 01 0 1 0 DDD1 0 1 1DDD1 1 0 0DDD1 1 0 1 DDD1 1 1 0DDD1 1 1 1DDD3. Verilog HDL代码module homework2 (I,control,out,error); input [3:0] I; input [1:0] control; output [3:0] out; output error; reg [3:0] out; reg error; always @ (I) begin if(I4b1001) error=1; else begin case (control) 2b00: out=I+4b0011; 2b01: begin if(I4b0101) out=I; else out=I+4b0110; end 2b11: begin case (I) 4b0000: out=4b0000; 4b0001: out=4b0001; 4b0010: out=4b0011; 4b0011: out=4b0010; 4b0100: out=4b0110; 4b0101: out=4b0111; 4b0110: out=4b0101; 4b0111: out=4b0100; 4b1000: out=4b1100; 4b1001: out=4b1000; default: error=1; endcase end 2b10: begin out=0; error=1; end default: error=1; endcase end endEndmodule4.逻辑电路图5.功能仿真control:00如图所示，当control=00时，即8421转余3码时；