直接数字频率器DDS设计..doc

数字逻辑系统课程设计报告 设计题目： 直接数字频率器DDS设计 班 级： 1211 姓 名： 学 号： 35 日 期： 2014.12.8~2014.12.12 目 录 1. 设计任务与要求 1 1.1 设计任务 1 1.2 设计要求 1 2. 整体电路工作原理 1 3. 模块设计过程与仿真 3 4. 整体设计与分析 10 5. 下载与调试 12 6. 结论与心得 15 7. 参考文献 15 设计任务与要求 设计任务 直接数字频率综合技术，即DDS技术，是一种新型的频率合成技术和信号产生方法。利用EDA技术和FPGA实现直接数字频率合成器DDS的设计。 设计要求 掌握直接数字频率合成器的原理； 掌握直接数字频率合成器的设计方法； 学习嵌入式逻辑分析仪SignalTab II的使用方法； 通过实验箱上的开关输入DDS的频率控制字，并能用示波器观察加以验证； DDS中的波形存储器模块用Altera公司的CycloneⅡ系列FPGA芯片中的ROM实现。 整体电路工作原理 一个数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器、低通滤波器(LPF)构成。DDS原理框图如图2-1所示。 图 2-1 DDS原理框图 其中，F为频率控制字，控制输出波形频率；N为相位取值精度，即将一个周期的波形分为2N个点，每个点对应相应的波形数据和相位，相位步进为(2π)/2N；P为相位控制字，控制输出波形相位；W为波形控制字，控制输出波形是正弦波还是方波等；S(N)为存储器ROM的地址线宽，即ROM内一共有2S(N)个储存单元用于存储几种波形各一个周期的波形数据，如果只存储一种波形数据，则存储单元数2S(N)=2N，如果存储两种波形数据，则2S(N)=2×2N，即每种波形需要2N个存储单元，与相位取值精度N将一个周期的波形分为2N个点对应起来；ROM内每个单元存储波形数据的宽度为M。 频率控制字F和相位累加器。在系统时钟clk控制下，ROM存储的波形数据将不断被读取。假设系统时钟频率是fc，则读完一个周期的波形数据需要的时间T=(1/fc)×2N，即输出波形频率f0=1/T=fc／2N。 频率控制字F又称为相位增量。它的含义是每次读数时，将上一次ROM的地址增加F，即每隔F个点读取一次，如图2-2所示，这时相位增加F×(2π/2N)。因为读完一个周期(即一个圆周)的波形数据，要比每隔一个点读取一次快F倍，所以通过频率控制字F后输出波形的频率变为f0=F×(fc/2N)。当F=1时，DDS输出最低频率fc／2N；而DDS的最大输出频率是fc/2，即F=2N-1，由Nyquist采样定理决定。只要N足够大，DDS就可以得到很细的频率间隔，即足够精度的频率分辨率fc/2N。当然在F越大，取样点越少，频率越高的同时，波形越粗糙。 图 2-2 相位累加器输出 相位控制字P和加法器。把相位累加器的输出与相位控制字P相加，相当于将需要取值的地址向后移动P个，则波形相位变化P×(2π/2N)。 波形控制字W和加法器。在波形存储器ROM中的波形数据是分块存储的。当波形控制字W改变时，波形存储器的地址输入为改变相位后的地址输出加上波形控制字W(不同波形存储的地址)。如果相位精度N=8，则每种波形需要256个存储空间，两种波形需要512个存储空间。设计者可以将正弦信号存储在0～255这256个存储空间中，而将方波信号存储在256～511这256个空间中。那么可以设置控制信号WCTL，当WCTL=‘1’时，W=0，指向正弦信号；当WCTL=‘0’时，W=256，指向方波信号。 D/A转换器。D/A转换器的作用是把从ROM中取出的波形数据转换为模拟量。D/A转换也有一定的精度要求。 LPF。D/A输出的波形为阶梯型，除了主频外，还存在非谐波分量，需要通过低通滤波器(LPF)取出主频，得到光滑的波形。 模块设计过程与仿真 频率控制模块，如图3-1所示。该模块通过拨挡开关产生不同的频率控制字F，以便得到不同的输出频率的波形。 图 3-1 频率控制模块 FCT1.VHD源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FCT1 IS PORT( CLK : IN STD_LOGIC; --系统时钟CLK，频率fc=1.5MHz DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位拨挡开关 ADD :