dspC55xxch5应用设计概述.pptVIP

5.1 SDRAM参数 容量 ROW地址 ：4K（A0-A11） COLUMN地址 ：256（A0-A7） BANK地址：4（BA0-BA1） 数据总线：16位 容量=ROW×COL×BANK×数据线=4M×16位 SDRAM参数:地址（1） SDRAM参数:地址（2） 外部存储器接口(EMIF) 外部存储器接口（EMIF）控制DSP和外部存储器之间的所有数据传输 EMIF为3种类型的存储器提供了无缝接口： ◆异步存储器，包括ROM、FLASH以及异步SRAM ◆同步突发SRAM（SBSRAM），工作在1倍或1/2倍CPU时钟频率 ◆同步DRAM（SDRAM），工作在1倍或1/2倍CPU时钟频率 EMIF支持以下类型的访问： ◆程序的访问 ◆32位数据的访问 ◆16位数据的访问 ◆8位数据的访问 DSP的EMIF接口:管脚 16位EMIF接口 支持8M×16位的地址空间 通过CE[3:0]可以独立选择四个不同的外部扩展接口 支持两种接口 异步接口：包括SRAM、Flash和ROM等 同步接口：SDRAM DSP的EMIF接口：异步连接 异步连接 DSP的EMIF接口：同步连接 系统初始化 初始化时钟 初始化EMIF 初始化堆栈 时钟发生器模式 时钟发生器有一个时钟模式寄存器CLKMD，用来控制和监视时钟发生器。可以通过写CLKMD中的PLLENABLE bit，来触发两种主要的操作模式： 旁路模式 PLL（Phased-Lock Loop，琐相环）被旁路掉，输出时钟的频率就等于输入时钟的频率除以1、2、4（由BYPASS bit装入的值来决定）。因为PLL模块被关闭了，因此这种模式可以用来降低功耗。 锁定模式 时钟发生器既可以乘以或除以一个系数来获得期望的输出频率，并且输出时钟相位与输入信号锁定。如果时钟模式寄存器CLKMD中的PLLENABLE bit置位，且琐相过程已经完成，就进入锁定模式（在琐相过程中，时钟发生器处于旁路模式）。 时钟模式寄存器（CLKMD） CLKMD中重要bit的说明（1） IAI ：退出IDLE模式后，决定时钟发生器怎样重新琐相（当CLKMD Idle域重新激活）0 PLL锁定，与进入Idle模式前的过程相同；1 PLL重新开始琐相过程 。 IOB ：只要相位失琐，决定时钟发生器是否初始化PLL琐相过程。如果PLL的琐相中断：0 时钟发生器不会中断。时钟发生器会保持在锁定模式，PLL继续输出当前的时钟信；1 时钟发生器切换到旁路模式，并重新开始PLL的琐相过程 。 BYPASS DIV旁路模式的分频值。在旁路模式下BYPASSDIV决定输出信号的频率。在DSP复位时，若CLKMD引脚为低，BYPASSDIV复位到00b。若为高，复位到01b（除以2）。00b 不分频；01b二分频；10b或者11b四分频 CLKMD中重要bit的说明（2） BREAKLN ：失琐标记。BREAKLN指示PLL是否失琐。另外，如果要置位CLKMD，BREAKLN必须为1。0 PLL已经失琐；1 重新琐相，或发生了一次写CLKMD。 LOCK ：锁定模式标识。LOCK表示时钟发生器是否处于锁定模式：0 时钟发生器处于旁路模式。输出时钟信号的频率由BYPASS DIV bit决定，或PLL正在进行琐相的过程；1 时钟发生器处于锁定模式。PLL相位锁定，输出时钟的频率由PLL MULT和PLLDIV决定 DSP时钟发生器的工作流程 时钟发生器操作状态说明（1） A ：琐相。时钟发生器进入旁路模式，PLL将输出时钟信号的相位锁定在输入时钟的相位，一旦相位锁定，输出时钟就会工作在由CLKMD中PLLMULT和PLLDIV bit所定义的频率。时钟发生器进入锁定模式（状态B）。可以通过写CLKMD来重新配置时钟发生器 。 B：锁定模式。PLL产生选定频率的时钟信号。输出信号的相位与输入信号锁定。如果PLL失琐，且CLKMD中的IOB的bit为1，时钟发生器返回旁路模式，重新锁定（状态A）；如果IOB为0，时钟发生器不会重新锁定可以用Idle指令使时钟发生器进入Idle模式（状态C）。要改变到旁路模式，或以其它方式重新配置时钟发生器，则可以写CLKMD寄存器。 C：Idle模式（从锁定模式进入）。执行Idle命令可使时钟发生器进入Idle模式。如果Idle模式正确退出，时钟发生器重新开始琐相过程（状态A）。重新开始锁定的方法，取决于CLKMD的IAI bit 。 时钟发生器操作状态说明（2） D：旁路模式。PLL关闭，时钟发生器处于旁路模式。时钟发生器中的分频器产生一个输