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《集成电路版图设计基础第三章：数字IC版图
school of phye basics of ic layout design * 设计输入： HDL – VHDL实例 library IEEE; use IEEE.std_logic_1164.all; library ch60hp231d; use ponents.all; entity NAND2 is port ( A : in std_logic; B : in std_logic; Z : out std_logic); end NAND2; 设计过程 - 验证电路逻辑 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd. school of phye basics of ic layout design * 设计输入： HDL – VHDL实例 architecture STRUCT of NAND2 is signal I: std_logic; begin U0 : an02d1 port map(A,B,I); U1 : in01d1 port map(I,Z); end STRUCT; 设计过程 - 验证电路逻辑 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd. school of phye basics of ic layout design * 设计输入： HDL – VHDL实例 architecture DATAFLOW of NAND2 is begin Z = A nand B; end DATAFLOW; architecture RTL of NAND2 is begin process （A，B） begin if (A=’1’) and (B=’1’) then Z = ‘0’; else Z = ‘1’; end if; end process; end RTL; 设计过程 - 验证电路逻辑 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd. school of phye basics of ic layout design * 设计输入： HDL – VHDL实例 configuration cfg_nand2 of NAND2 is for RTL end for; end cfg_nand2; 设计过程 - 验证电路逻辑 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client
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