verilog 分频器,30s计数器及交通灯控制器设计.docVIP

下载本文档

6
0
约1.01万字
约 10页
2017-01-14 发布于贵州
举报
版权申诉

verilog 分频器,30s计数器及交通灯控制器设计.doc

1、本文档共10页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

分频器 module div(clk, div1,div2,div3); input clk; output div1; output div2; output div3; reg [31:0] counter1; reg [31:0] counter2; reg [31:0] counter3; reg div1; reg div2; reg div3; initial begin div1=0;div2=0;div3=0; counter1=0;counter2=0;counter3=0; end always @(posedge clk) begin /*if(counter1==2) counter1 = 0;else counter1 = counter1+1; if(counter2==3) counter2 = 0;else counter2 = counter2+1; if(counter3==4) counter3 = 0;else counter3 = counter3+1;*/ if(counter1= counter1 = 0;else counter1 = counter1+1; if(counter2==24999) counter2 = 0;else counter2 = counter2+1; if(counter3= counter3 =0;else counter3 = counter3+1; end always @(posedge clk) begin /*if(counter1==2) div1 = ~div1; if(counter2==3) div2 = ~div2; if(counter3==4) div3 = ~div3;*/ if(counter1= div1 = ~div1; if(counter2==24999) div2 = ~div2; if(counter3= div3 = ~div3; end endmodule 30s计数器 module count30(div1,number,direction ); input div1; output [4:0] number; output direction; reg [4:0] number; reg direction; initial begin direction=0; number=30; end always@(posedge div1) begin if(number==0) begin direction=~direction; number=30; end else number=number-1; end endmodule 控制器 module moniter( div3, number, direction, eastred, eastyellow, eastgreen, northred, northyellow, northgreen ); input div3; input direction; input [4:0]number; output eastred; output eastyellow; output eastgreen; output northred; output northyellow; output northgreen ; //wire [4:0] number; //reg direction; reg eastred; reg eastyellow; reg eastgreen; reg northred; reg northyellow; reg northgreen ; initial begin eastred=1; eastgreen=0;