专用集成电路实验报告56报告.docx

专用集成电路实验报告 组合逻辑电路特性姓名：学号：班级：指导老师：实验目的1.理解CMOS复杂逻辑门的综合过程及其特性。2.理解加法器的结构。实验内容1)利用对偶原理综合CMOS互补门，功能为：，简述综合过程，画出三极管级原理图。2)一个1bit全加器的逻辑表达式为：，；A、B为加法输入，Ci为进位输入，S为和输出，Co为进位输出；为异或操作，+为或操作，为与操作。a)画出2bit全加器的门级原理图；b)通过调整输入的不同位置，下列电路能够实现AND、OR、XOR及其非逻辑的功能，图中的三极管为NMOS。使用多个下列电路实现2bit全加器，画出三极管级原理图。3)设使用0.25um工艺，NMOS管的尺寸为L = 0.250um，W = 0.375um；PMOS管的尺寸为L = 0.250um，W = 1.125um。对实验内容1和2的电路进行spice仿真。调整实验内容1的器件尺寸和电源电压，观察门的延时；观察和理解实验内容2中加法器的进位延时。三、实验步骤及过程：1）图1 OrCAD画出的三极管级原理图2)A）图2 2bit全加器的门级原理图 B)差分传输管逻辑的与和与非逻辑：图3 与门（与非门）差分传输管逻辑的或和或非逻辑：图4 或门（或非门）差分传输管逻辑的异或和异或非：图5 异或门（异或非门）总的2bit全加器的原理图：图 6 差分传输管构成的2bit全加器3）A、调节实验内容1的器件尺寸和电源电压，观察门的延时。这里设定A0为pulse信号，A1为2.5V，其余都为0V，则Y的输出与A0反向，输出波形应该类似于反相器。图3.1 输入和输出波形Measure输出文件：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai56_1object t1dlay t2dlay temper alter# 6.580e-116.900e-11 25.0000 1.0000 t1dlay为输出端下降沿与输出端上升沿的50%——50%延时。t2dlay为输出端上升沿与输出端下降沿的50%——50%延时。程序（网表文件）：*dai56_1object.lib cmos25_level49.txt TT .options post=2Vcc pvcc 0 dc 2.5VVA1 A1 0 dc 2.5VVB0 B0 0 dc 0VVB1 B1 0 dc 0VVC1 C1 0 dc 0VVin A0 0 pulse(0V 2.5V 0ps 0ps 0ps 500ps 1000ps) mA0 1 A0 GND GND NMOS L=0.25u W=0.375umB0 2 B0 GND GND NMOS L=0.25u W=0.375umC0 3 C0 GND GND NMOS L=0.25u W=0.375umA1 3 A1 1 1 NMOS L=0.25u W=0.375umB1 3 B1 2 2 NMOS L=0.25u W=0.375umA0p 5 A0 pvcc pvcc PMOS L=0.25u W = 1.125umA1p 5 A1 pvcc pvcc PMOS L=0.25u W = 1.125umB0p 4 BO 5 5 PMOS L=0.25u W = 1.125umB1p 4 B1 5 5 PMOS L=0.25u W = 1.125umC0p 3 CO 4 4 PMOS L=0.25u W = 1.125u.measure tran t1dlay trig V(a0) val=1.25V td=0 fall=2+ targ V(3) val=1.25V td=0 rise=2.measure tran t2dlay trig V(a0) val=1.25V td=0 rise=2+ targ V(3) val=1.25V td=0 fall=2 .tran 1ps 3ns.probe Vin V(3) .end接下来调整电源电压，观察门的延时：VCC=1.5V图3.2 VCC=1.5V时的输出波形Measure输出文件：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai56_1objectt1dlay t2dlay tem