《两个基础的串口实验.docVIP

两个基础的串口实验 一．说明 这两个实验都是根据特权的深入浅出玩转FPGA上的两个实例做的，分别是笔记16中的串口通信实验和笔记17中的基于FIFO的串口发送机设计。 二．实验过程 2.1 实验1 串口通信实验 2.1.1 基本过程 这个实验的基本过程是PC机首先通过串口向FPGA发送数据，FPGA每接收到一个单位的数据，就马上再通过串口向PC机发回接收到的数据，借助于串口调试助手，可以观察发送的数据和接收的数据是否相同。 2.1.2 整体和子模块功能分析 这个串口发送接收系统可分为4个子模块，分别是串口接收模块、串口接收波特率控制模块、串口发送模块、串口发送波特率控制模块。其中，串口接收模块根据串口帧格式将PC机向FPGA发送的串口数据依次读取下来，完成串转并的操作，将串口接收线上的数据存入一个8位的寄存器中，并且，串口接收模块会给串口接收波特率控制模块提供相应的使能信号，使得接收波特率控制模块会给串口接收模块反馈相应的满足一定时序要求的串口数据采样信号，最后，串口接收模块还会给串口发送模块提供一个发送使能信号（实际上是表示接收完成的一个信号），使得在FPGA完整地接收到一个单位的数据后，串口发送模块再将数据送出去，而在其他时间，发送使能信号无效时，串口接收模块将持续发送高电平信号；串口接收波特率控制模块根据串口接收模块提供的使能信号，再根据指定的波特率，输出满足波特率要求的采样信号，将这个采样信号输出给串口接收模块，从而串口模块能够从串口接收数据线上取得正确的数据锁存起来；串口发送模块在FPGA接收到一个完整的单位数据时（串口发送模块通过串口接收模块发出的使能信号知道这一点），再按照串口数据帧格式将这个数据发送出去，并且，和接收模块类似，要使发送模块发送的数据满足串口数据帧格式，必须需要一个控制信号，这个信号由串口发送波特率控制模块提供，串口发送模块也必须给这个发送波特率控制模块提供相应的使能信号，这个使能信号在串口发送时期使能，其余时间均无效。 需要注意的是，上面的串口发送波特率控制模块和串口接收波特率控制模块在具体实现的时候，都是用同一个Verilog模块进行例化的，但是，进行例化时，前面提到的那个使能信号是不同的，并且它们输出的数据的流向也是不同的，所以，实际上，这是两个完全独立的模块，这种方法称为逻辑复制。 2.1.3 Verilog实现代码 （1）串口发送模块 uart_rx.v `timescale 1ns / 1ps module uart_rx( //串口接收模块 clk,rst_n, rs232_rx,clk_bps, bps_start,rx_int,rx_data ); input clk; //50MHz主时钟 input rst_n; //低电平复位信号 input rs232_rx; //RS232接收数据信号 input clk_bps; //此时clk_bps的高电平为接收数据的中间采样点 output bps_start; //接收到数据后，波特率时钟启动信号置位 output[7:0] rx_data; //接收数据寄存器，保存直至下一个数据来到 output rx_int; //接收数据中断信号,接收到数据期间始终为高电平，传送给 //串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作， //避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有 //接收完全时，发送模块就已经将不正确的数据传送出去 //----------------------------------------------------------------------------- //边沿检测程序,检测rs232_rx信号，即串口线上传向FPGA的信号的下降沿 //这个下降沿信号表示一个串口数据帧的开始 reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3; //接收数据寄存器，滤波用 wire neg_rs232_rx; //表示数据线接收到下降沿 always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin rs232_rx0 = 1b0; rs232_rx1 = 1b0; rs232_rx2 = 1b0; rs23