移位相加8位硬件乘法器電路设计.docVIP

电子技术课程设计 ----移位相加8位硬件乘法器电路计 设计任务与要求--------------------（3） 内容 要求 总体框图---------------------------（3） 电路的总体框图 框图的说明 设计思路 方案设计 选择器件与功能模块-----------------（5） 选择器件各功能模块及功能说明 功能模块----------------------------（8） ADDER8B的模块 ANDARITH的模块 ARICTL的模块 REG16B的模块 SREG8B的模块 总体设计电路图----------------------（14） 总体原理图 仿真波形图 管脚分配图 硬件验证情况 六， 心得体会--------------------------------------（18） 设计任务与要求 1．内容: 由8位加法器构成的以时序逻辑方式设计的8位乘法器乘法通过逐加原理来实现，从被乘数的最低位开始，若为1，则乘数左移与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。 重点掌握VHDL设计电路模块在掌握8位加法器设计的基础上，进一步掌握8×8位乘法器的设计；3)进一步学习开发系统，掌握MAX+PLUS II的设计流程。 （电路的总体框图） 说明:此电路由五部分组成 2，它们分别是控制器，锁存器，寄存器，乘法器，加法器。 1控制器是一个乘法器的控制模块，用来接受实验系统上的连续脉冲。 2锁存器起锁存的作用，它可以锁存8位乘数。 3移位寄存器起移位的作用，便于被乘数可以逐位移出。 4乘法器功能类似一个特殊的与非门。 5加法器用于8位乘数和高8位相加。 2，设计思路： 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八加法器，所以关键是设计好八位加法器方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器它的原理简单，资源利用率和进位速度方面都比较好。综合各方面的考虑，决定采用方案二））） ARICTL模块的功能：ARICTL是一个乘法器的控制模块。为了接受实验系统上的 连续脉冲。有两个输入端（CLK,START）;其中START信号的上跳沿及其高电平有 两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它 的低电平则作为乘法使能信号。CLK为乘法时钟信号。有三个输出 （CLKOUT,RSTALL,ARIEND）。 （4）REG16B模块设计 REG16B的模块 REG16B(锁存器)的模块 REG16B的波形图 REG16B模块的功能：REG16B是一个16位锁存器。有三个输入端 （CLK,CLR,D[8..0]）;其中CLK为时钟信号。有一个输出端（Q[15..0]）。16位 锁存器主要为了锁存一些数，便于以后程序应用。 （5）SREG8B模块设计 SREG8B的模块图 SREG8B(移位寄存器)的模块图 SREG8B的波形图 SREG8B模块的功能：SREG8B是一个移位寄存器。有三个输入端 （CLK,LOAD,DIN[7..0]）;当被乘数被加载于8位右移寄存器后，随着每一时钟 节拍，最低位在前，由低位至高位逐位移出。有一个输出端（QB）。 五.总体设计电路图 说明原理图： 本乘法器由五个模块组成，其中ARICTL是乘法运算控制电路，它的START信号上的上跳沿与高电平有2个功能，即16位寄存器清零和被乘数A[7...0]]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号，乘法时钟信号从ARICTL的CLK输入。当被乘数被加载于8位右移寄存器SREG8B后，随