ASIC复习提纲分解.docVIP

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考试复习提纲 深亚微米器件 理解MOS基本特性(VT组成、沟道长度调制效应);; 理解深亚微米MOS的非理想特性(亚阈值电流、速度饱和响应); MOS动态特性——理解MOS在各种情况下的电容; 互连 互连在等比例缩小规则下变化情况; 互连Elmore延时计算; Crosstalk及其对策; IR Drop效应; CMOS倒相器 Size对倒相器性能、功耗和抗噪声能力的影响; Inverter Chain 理解组合电路延时的计算方法; 理解功耗的三个来源; 组合电路 静态 vs 动态电路、 Ratioless vs Ratioed逻辑; 掌握组合电路的各种实现形式及其优缺点; Dynamic电路、Pass-trasisotr电路等; 时序电路 组合电路 vs 时序电路; Master-Slave Register的基本形式; 动态CMOS Register的优缺点; Latch vs Register; Register-based 电路时序分析,理解Jitter和skew对电路性能的影响; Schmitt触发器; 设计方法 标准单元设计流程; MOPS/Energy; 初步理解软硬件划分的方法; 算术单元 了解加法器的类型及其优缺点; 理解加法器设计的关键所在; 简单了解桶型移位器和乘法器; 数字电路(去年考题) 1、 深亚微米数字IC设计面临的挑战 Chap.1引论 2、 深亚微米MOS的非理想特性(亚阈值电流、速度饱和响应) Chap.3器件 3、 互连Elmore延时计算 Chap.4互连 4、 反相器 功耗的 三个来源 Chap.5 CMOS反相器 5、 组合电路逻辑路径的优化设计 Chap.6组合电路 6、 多路开关Master-Slave Register的tsetup、thold、tctoq估算方法 Chap.7时序电路 7、 加法器 Chap.11运算电路 1 深亚微米数字IC设计面临的挑战 Chap.1引论 功耗密度增大, 面积, 布局布线, 时钟频率, 布局布线 2 反相器再生条件 一个门的VTC应该具有一个增益绝对值大于1的过渡区,该过渡区以两个合法的区域为界,合法区域的增益应该小于1,这样的门具有两个稳定的工作点. 3 扩散和漂移的物理意义 由于存在浓度梯度,载流子从浓度高的区域向浓度低得区域流动. 由于存在内建电场,电子从电势高的方向向低的方向移动. 4 MOS管的域值电压 5 亚阈值电流:当电压低于阈值电压时,mos晶体管已经部分导通.这一现象为亚阈值或弱反型导通. 6 速度饱和效应:当沿沟道的电场达到一临界值时ξ时,载流子的速度由于散射效应而趋于饱和(两个公式) 7长沟道I/V特性,短沟道的I/V特性: 电阻区,饱和区, 还有速度饱和区. 8 Mos管的电阻特性: 电阻反比于器件的宽长比,当Vdd Vt + Vdsat/2 时,电阻与Vdd无关,当接近它时Vt时,电阻会急剧变大. 9 MOs电容 (截止区,电阻区,饱和区) 10 互连线寄生效应对芯片的影响 电容,电阻,电感寄生参数会: 增加传播延时,使性能下降;影响能耗和功率的分部;引起额外的噪声来源,影响可靠性. 11 互连线,Elmore延时的计算 12 Fan_in和延时的关系: tpLH是Fin的线性函数,而下拉电阻负载和负载电容随输入数同时增加,使tphL近似平方关系增加,Fanin大于等于4时,门变的很慢. 13 高Fanin时提高组合逻辑性能的设计方法 加大晶体管尺寸,降低串连器件的电阻,减少时间常数.B 逐级加大晶体管尺寸,降低了起主要作用的电阻,同时使电容保持在一定的范围内,C 重新安排输入,(把关键路径上的晶体管靠近门的输出端,可以提高速度) D 重组逻辑结构 14 传输管逻辑概念及改进方法 允许通过原始输入驱动栅端和源漏端来减少实现逻辑所需的晶体管数目. 改进: 电平恢复,B 多种阈值晶体管,使用零阈值的NMOS可以消除大部分阈值损失 C 传输门逻辑(将NMOS和PMOS并联) 15 动态逻辑的特点 A 逻辑功能由Nmos下拉网络实现 B 晶体管数目少(N+22N) C,是无比逻辑门 D 只有动态功耗 E 有较快的开关速度(减少了门晶体管的数目,没有短路电流,并且由下来的器件提供的所有电流都用来对负载电容放电) F 存在电荷泄漏,电荷分配,电容耦合,时钟馈通效应) 动态逻辑可以实现较快的和面积较少的复杂逻辑门.但电荷分配等一些效应很难把握,电荷泄漏又迫使进行周期的刷新.限制了最高的工作频率. 16 组合逻辑和时序逻辑, Latch versus Register (电平和边沿触发方式) 17 多路开关型主从寄存器: 建立时间:输入数据D在时钟上升沿必

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