簡易数字信号传输性能分析仪(E题)H002.docVIP

简易数字信号传输性能分析仪（E题） H002 摘要: 本设计由CPLD产生数字信号稳定的步进可调m序列和伪随机信号。数字信号m序列通过三阶巴特沃斯低通滤波器，外衰减约60db/10倍频，滤去m序列的高次谐波，变为平滑的模拟信号与经过积分后的高频声噪伪随机信号相加，产生需要分析的数字信号。此时的信号与数字信号m系列同步后便可在显示设备上观察眼图，改变滤波器截止频率，相当于改变信噪比，相应的会改变眼图幅值。本设计还采用FPGA的数字锁相技术（PLL），对时钟型号进行相位调整，从而提取同步信号。通过提取同步信号的数字序列，将其波形显示在液晶屏12864上观察眼图，同时可在示波器上显示。 关键字：CPLD 巴特沃斯滤波器 FPGA 数字锁相技术（PLL） 眼图 Abstract: This design of CPLD create a digital signal stable step adjustable m sequence and pseudo random signal. Digital signal m sequence through the first three bart wo low-pass filter, the attenuation about 60 db / 10 times frequency, filter to m series higher harmonic, into a smooth simulation signal and after integral of high frequency noise after sound pseudo-random signal together and produce need analysis of digital signal. At this time of signals and digital signal m series after synchronization can in the display device, change the filter graph eyes observe the cut-off frequency, equivalent to change the signal-to-noise ratio, the corresponding will change eye map values. This design has also used the FPGA digital phase lock technology (PLL), the clock and phase adjustment type to extract synchronized signal. Through the extraction synchronized signal digital sequence, will the waveform display in the LCD screen in 12864 eyes observe picture. Key words：CPLD Butterworth filter FPGA PLL Eye chart 1. 系统设计 根据设计题目要求，本系统主要由数字信号发生模块、滤波模块、伪随机信号发生模块、信号叠加及整形模块、数字信号分析模块、显示模块等模块组成，下面分别论证这几个模块的选择。 1.1 系统总体方案设计 V3 V1 V1-m V1-clk S 图1 系统整体方案框图 1.2 主要模块方案选择和论证 1.2 数字信号产生模块 方案一：采用硬件电路产生数字信号。由八位移位寄存器芯片74LS198和异或门芯片74LS86产生。此方案数字信号产生的比较简单，但是做到步进且引出不同比特率的时钟还需要对时钟进行不同倍数的分频，线路连接复杂，且不稳定。 方案二：利用VHDL生成数字信号。用VHDL语言可以很容易实现对CPLD时钟的分频、m序列的产生及10kbps--100kbps的步进以及同步时钟的输出。而且利用双时钟可以很容易对此信号曼彻斯特编码。 所以我们采用方案二作为数字信号的发生模块。 1.2 滤波器模块 方案一：采用多阶无源滤波器实现。此方案电路比较简单，不需要直流电源供电，可靠性高；但是通带内的信号有能量损耗，负载效应比较明显，使用电感元件时容易引起电磁感应，在低频域不适用。 方案二：采用三阶巴特沃斯滤波器，