1-國家晶片系統設計中心.doc

機密等級：內部使用 Tapeout Review Form (for Cell-based IC) Tapeout review form的用意在提醒設計者在設計、模擬、佈局、佈局驗證及tapeout時具備設計理念及了解應注意事項,希望能藉此提昇晶片設計的成功率及達到完整的學習效果。,請指導教授及設計者確實檢查該晶片設計過程是否已注意本表格之要求,並在填寫確定後簽名,若審查時發現設計內容與tapeout Review Form之填寫不符,很可能遭取消該晶片下線製作資格。可參考本表後所附範例確實填寫。 晶片設計案內容 上傳至下線電子化GDS檔名 Top Cell 名稱 本設計屬於何種類別純數位電路設計(佈局檔無ull-custom設計區塊) 混合訊號電路設計(佈局檔有ull-custom設計區塊)TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V (請填寫問題2與問題10至17) □ TSMC 0.25UM CMOS HIGH VOLTAGE MIXED SIGNAL GENERAL PURPOSE IIA BASED BCD 1P5M SALICIDE NBL EPI AL USG 2.5/5/7/12/20/24/40/45/60V, VG2.5/5/12V (請填寫問題3與問題10至17) TSMC 0.18 UM CMOS Mixed Signal RF General Purpose MiM Al 1P6M 1.83.3V (請填寫問題4與問題10至17) □ TSMC 90 nm CMOS Mixed Signal MS General Purpose Standard Process LowK Cu 1P9M 1.03.3V (With UTM) (請填寫問題5與問題10至17) □ TSMC 40 nm CMOS LOGIC General Purpose Superb (40G) ELK Cu 1P10M 0.9/2.5V (請填寫問題6與問題10至17) □ TSMC 28 nm CMOS LOGIC Low Power ELK Cu 1P10M 1.05/2.5V (請填寫問題7與問題10至17) □ UMC 0.18um Mixed-Mode and RFCMOS 1.8V/3.3V 1P6M Metal Metal Capacitor Process (請填寫問題8與問題10至17) □ TSMC 28 nm CMOS LOGIC High Performance Mobile Computing ELK Cu 1P10M 0.9/2.5V (請填寫問題9與問題10至17) TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V下線注意事項 使用版本是否為CBDK_TSMC035_TSMC_v7.0：□是 否/cad/CBDK/CBDK035_TSMC_TSMC/01_rev.txt 是否使用ore cell：□是 否 更改ell name：□是 否 () 是否有填補core filler：□是 否IO library名稱：□CBDK_TSMC035_TSMC_v7.0 □D35/IOPAD □其它 ※注意事項1：CBDK_TSMC035_TSMC_v7.0是來自於/cad/ CBDK/ CBDK_TSMC035_TSMC ※注意事項2：D35/IOPAD是來自於/cad/PDK/D35/IOPAD 以下()為CBDK_TSMC035_TSMC_v7.0 IO library使用者才需填寫 是否加上IO filler：□是否是否是否 是否ummy pattern 填補若設計為純數位電路設計，佈局replace後，由本中心代填ummy pattern。以上訊息是否已確認是否佈局檔為mixed-signal設計者，ull-custom設計區塊須自行填補ummy pattern，並框選上不填補的圖層，包含Layer FUSE[FW(235)]的lock layer?；其cell-based 設計區塊經eplace佈局後，由本中心代填ummy pattern。以上訊息是否已確認是 否由本中心代填ummy pattern：□是 否DRC驗證本設計案是否Queue server之DRC驗證是否Queue server置換後的DRC的驗證結果資料夾名稱