基于Quartus2组件DSP_builder设计DDS信号发生器--精.docxVIP

基于Quartus2组件DSP_builder设计DDS信号发生器 说明：Quartus2中DSP_builder组件建立了Quartus2与Matlab的无缝链接，这样极大的有利于FPGA在信号处理中的应用，本次课题旨在通过建立一个信号发生器来说明DSP_builder的强大之处。 传统的DDS信号发生器的设计相对比较复杂（包括相位累加器，地址查找表，D/A），通过传统的编程思想，会比较复杂，DSP_builder则是通过simulink中的Altera库，直接构建DDS模型，再通过signal complier生成VHDL语言以及仿真所用的测试脚本（testbench文件），非常方便，并通过simulink和FPGA的仿真工具Modelsim_Atera一起做了对比，两者吻合，达到了预期效果。 1.在Simulink中构建DDS模型 2.Simulink下的仿真如图所示： 3.RTL级仿真（modelsim仿真）： 4.RTL级视图 附：.vhl代码 -- sinwafe_GN.vhd library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; entity sinwafe_GN is port ( Output : out std_logic_vector(7 downto 0); -- Output.wire Input : in std_logic_vector(0 downto 0) := (others = 0); -- Input.wire Clock : in std_logic := 0; -- Clock.clk aclr : in std_logic := 0 -- .reset_n ); end entity sinwafe_GN; architecture rtl of sinwafe_GN is component alt_dspbuilder_clock_GNF343OQUJ is port ( aclr : in std_logic := X; -- reset aclr_n : in std_logic := X; -- reset_n aclr_out : out std_logic; -- reset clock : in std_logic := X; -- clk clock_out : out std_logic -- clk ); end component alt_dspbuilder_clock_GNF343OQUJ; component alt_dspbuilder_port_GNXAOKDYKC is port ( input : in std_logic_vector(0 downto 0) := (others = X); -- wire output : out std_logic_vector(0 downto 0) -- wire ); end component alt_dspbuilder_port_GNXAOKDYKC; component alt_dspbuilder_lut_GNV7OH7CRC is generic ( use_lpm : natural := 0; reg_addr : natural := 0; reg_data : natural := 0; family : string := STRATIX; ADDRWIDTH : positive := 8; DATAWIDTH : positive := 8; RAMTYPE : string := AUTO ); port ( aclr : in std_logic := X; -- clk clock : in std_logic := X; -- clk ena : in std_logic