adence原理图库的制作及使用[精].docVIP

第五掌 Cadence原理图元件库的制作及使用 原理图库项目的创建 库项目的创建，与第四章中lib的建立过程一样，可参考前面章节。 原理图库管理工具 在Cadence的原理图库创建和管理过程中，要用到如下工具： 1. Library Explorer：用于原理图库的管理 2. Part Developer：编辑库文件 3. Part Table Editor：创建和修改元件列表文件 5.3 原理图库的制作 根据第四章相关内容，创建一个名称为lib的库文件，创建完成之后如图5_1所示。 5_1 然后点击“File/Change Product”选项，出现图5_2所示的对话框。 5_2 选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。 单击图5_1中“Part Developer”，进入库设计软件界面，如图5_3所示。 5_3 选择File菜单中的New/Cell选项，出现如图5_4所示对话框。 5_4 在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作XCV300EFG256的原理图元件库，在空白栏处输入XCV300EFG256，单击确定，出现如图5_5所示界面。 5_5 选中项目栏中的“Packages”选项，单击鼠标右键，选择弹出菜单中“New”选项，点击出现如图5_6所示界面。 5_6 选中图5_6中“General”选项卡，在这个界面当中可以设计元件的类和位号的前缀。此处选择IC（芯片），位号前缀可以选择U，用户也可以根据自己的习惯自行输入。 选中5_6中“Package Pin”选项卡，鼠标左键单击“Pins”出现如图5_7所示界面。 5_7 单击弹出菜单中的“Add”选项，出现如图5_8所示界面。 5_8 用户需要知道整个元件的信息（可以在网上进行搜索），然后将元件的信息添加进去。 以添加IO引脚为例来说明引脚的添加过程，在芯片XCV300EFG256中，IO引脚一共有10个，在图5_8界面中选择“Scalar”选项，在Prefix栏中输入IO，From栏对应的空白处填写开始序号0，To栏空白处填写最后的序号10，Suffix栏对应的空白处一般不填写（在有扩展项的情况下才需要填写）。在Type栏处设置对应引脚类型，打开下拉菜单，根据芯片信息来进行选择，没有定义的，可以选择UNSPEC选项。IO引脚添加设置界面如图5_9所示。 引脚类型： 1、ANALOG：模拟管脚，一般接到无源器件，比如电阻等； 2、BIDIR：输入和输出管脚； 3、INPUT：输入管脚； 4、OUTPUT：输出管脚； 5、TS：三态管脚，有低、高和高阻状态； 6、TS_BIDIR、三态双向管脚； 7、OC：省略了集电极上拉的开路集电极门，几个集电极门连接到一个上拉电阻； 8、OC_BIDIR：开集电极双向管脚； 9、OE：省略了发射极下拉的开路发射机管脚； 10、OE_BIDIR：开发射极双向管脚； 11、POWER：电源或者地管脚； 12、NC：没有连接的管脚； 13、UNSPEC：没有制定管脚功能，一般用于连接器件管脚； 14、GROUND：地管脚； 5_9 其他类似的管脚都可以采用此方法添加，但是电源和地输入就不同，以XCV300EFG256芯片为例，其有VCCINT、VCCO、GND三种类型的电源或地的引脚定义，以添加VCCINT为例，VCCINT引脚共计有12个，必须输入12个VCCINT，但是软件不允许重复输入引脚，因此需要使用其他输入方法。选中Vector选项，随应Base Name栏空白处输入VCCINT，对应MSB栏输入12，对应LSB栏输入1，表示有12个引脚对应位VCCINT的定义，对应Type下拉菜单选择POWER，单击“Add”按钮，如图5_10所示。 5_10 使用上述两种添加引脚定义的方法，将所有的引脚定义添加完成，添加完成的界面如图5_11所示。 5_11 保存设计，出现如图5_12所示界面。 5_12 这个是正常的提示，因为元件库的设计还没有完成，单击“Ok”。 上述过程已经完成逻辑管脚的添加，接下来进行物理管脚的添加。添加物理管脚，应先将封装设计好（相关内容会在PCB封装库的制作一掌中介绍），添加物理管脚的方法如下所述。 在图5_13所示的界面中，左键单击“Jedec Type”空白栏后面对应的按钮，弹出如图5_14所示界面。 5_13 5_14 图5_14中的三个文件是用户自己按照芯片数据制作的PCB封装，选择和元件原理图对应的封装，点击“Ok”，然后切换到Package Pin界面，