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《可编程片上系统设计》复习大纲 Altera公司可编程逻辑器件中支持Nios II的器件系列Avalon总线的总线结构）Avalon总线是一种相对简单的总线结构，主要用于连接片内处理器与外设，以构成可编程单芯片系统（SOPC）。Avalon总线描述了主从构件间的端口连接关系，以及构件间通信的时序关系。 Nios软核处理器的特征 1）更多的可配置寄存器 2）极大的灵活性和可扩展性 3）功能强大的开发工具 Nios II软核处理器系列包括了内核SoC的设计是基于IP Core复用，IP Core包括SignalTap?Ⅱ逻辑分析仪具体有哪两种方法 第一种方法是建立一个SignalTap?Ⅱ文件（.stp），然后定义STP文件的详细内容； 第二种方法是用MegaWizard Plag-In Manager建立并配置STP文件，然后用MegaWizard实例化一个HDL输出模块。 LogicLock区域的特性主要有哪两个标志 大小、状态。（固定大小，锁定状态；固定大小，浮动状态；自动大小，浮动状态） Nios处理器有哪三种不同的方法来实现整数乘法 1)MUL指令2）MSTEP指令3）软件乘法器 Cyclone II FPGA内部的嵌入式乘法器能够实现在典型DSP功能中经常用到的简单乘法器操作。每个嵌入式乘法器都能够被配置成为怎样的乘法器 配置成为一个18×18位的乘法器，或两个9×9位的乘法器 DSP Builder设计流程中的自动流程较之手动流程存在无法设置具体型号的器件、无法指定引脚分配 Nios指令总线主端口（Instruction Bus-Master）Nios指令总线主端口（Instruction Bus-Master）是16位宽的端口，支持延时操作。此主端口仅仅是负责从存储器中读取指令的通道，不支持任何写操作。 因为主端口支持延时操作，所以能够适合于各种不同速度的存储器。 指令主端口可以在上一条指令返回之前，发出新的读取指令的请求。 Nios CPU采用“假设无分支（branch-not-taken）”的预测方法来生成预取指令的地址。 由于支持具有操作延迟的存储器，所以使得在使用慢速存储器时，对CPU的影响达到最小，并能在整体上提高系统的最高频率。 当访问慢速存储器的时，用户还可以选用片内缓存的机制来提高读取指令的平均速度。 由SOPC Builder自动产生的Avalon总线，具有动态总线宽度对齐逻辑的功能。因此，在Nios指令总线主端口上可以连接8、16和32位宽的存储器，以满足不同应用场合的需要。 基于FPGA的嵌入式系统的特点 SOPC结合了SOC和FPGA各自的优点，一般具备以下基本特征：至少包含一个嵌入式处理器内核；具有小容量片内高速SRAM资源；丰富的IP Core资源可供选择；足够的片上可编程逻辑资源；处理器调试接口和FPGA编程接口；可能包含部分可编程模拟电路；单芯片、低功耗、微封装；系统简练、专用型强、实时操作系统。 软核处理器的特点（同3） SOPC的特点 SOPC是一种通用器件，是基于FPGA的可重构SOC，其设计周期短，设计成本低。SOPC集成了硬核或软核CPU、ＤＳＰ、存储器、外围Ｉ／Ｏ及可编程逻辑，是更加灵活、高效的ＳＯＣNios CPU在执行程序时，如果缓存中具有下一条要执行的指令或者具有当指令所使用的数据，那么Nios CPU就可以直接使用，从而省去从外部存贮器中获取指令或数据的时间，把这种情况简称为缓存命中。当缓存有效时，缓存命中就会使得存储器的加载操作在单个时钟周期内完成。 2）缓存不命中：缓存不命中时，就会引起额外的延迟。当禁止缓存时（暂时以软件方式禁止缓存功能），访问存储器时就会引起额外的延时。但当重新启用缓存时，存储器的存储操作将导致一个或两个额外的延迟周期。（使用缓存的存储器，写操作都将导致一个或两个额外的延迟周期。） Avalon总线可以连接不同数据宽度的主从外设（8、16、32位等）。如果系统中存在数据宽度不匹配的主从对，那么就需要使用地址对齐的方式来处理。Avalon总线提供了两种解决途径：静态地址对齐方式和动态地址对齐方式，说明静态地址对齐方式和动态地址对齐方式的含义 1）静态地址对齐方式：当一个主端口的传输只对应一个从端口的传输时，就可以使用静态地址对齐方式。 2）动态地址对齐方式：使用动态地址对齐方式，宽的主端口从窄的从端口读一次数据，从端口与Avalon总线之间进行几次数据传输。动态地址对齐方式抽象了从端口的物理细节，使主外设每次传输都觉得从外设与自己的数据宽度一样。动态地址对齐方式简化了主端口的设计过程。 什么是LogicLock技术，在设计中为什么要使用LogicLock技术，LogicLock区域的特性主要有两个标志 1)LogicLock区域其实