集成電路实习报告1.docVIP

长安大学 集成电路实习报告 院系：电控学院电子科学与技术系 专业名称：电子科学与技术 班级学号：2405060136 学生姓名：钱德亮 指导教师：邱彦章 肖剑 实习目的二、实习时间三、实习地点、实习内容DIN： CLK： 四、输出信号： DOUT：输出数据 DATA＿EN：输出数据使能信号 BIT＿EN：码元使能信号 五、输出信号规定： DATA＿EN： DOUT： 0 1 0 0 1 0 1 BIT＿EN： DATA＿EN信号从“0”变为“1”到变回“0”，表示收到一帧完整的数据，DOUT和BIT＿EN只有在DATA＿EN为“1”时才是有效的；BIT＿EN信号为“1”时，DOUT的值即为当前码元。上图表示解码结果为0100101。 注意，“通信起始位”和“通信结束位”在输出信号中必须消去。 六、设计要求 设计一个密勒解码电路，输入信号为如下4帧数据0001010000100111（与前面输入数据信号示例相同），正确完成解码，并使输出信号符合规定。 可不考虑错码。 请首先提供书面设计方案 1．总体设计框图 2．总体设计思路说明 整个系统分为两个模块：检测模块和解码模块。检测模块主要完成从输入串行序列判断出A，B或C信号，并分别输出脉冲标志脉冲串Signal_A，Signal_B和Signal_C；同时，当检测到任一信号时，BIT_EN_temp输出一个高脉冲。解码模块根据检测模块输出的三个标志脉冲进行0/1解码，输出最终的密勒解码数据DOUT；同时，输出DATA_EN和BIT_EN两个标志信号。 3． 各个模块设计及时序关系说明 3．1 检测模块 由于时钟不完整，我们只能计算高电平个数，假设count为输入数据低电平之间高电平的个数；分析发现，根据前一个信号状态与count的值可以判定下一个信号状态，如下表所示： 表一：计数值与对应信号状态 当前信号 Count值 下一个信号 C 11 C 19 A 19 (27 / 35 / 35) B (BC/ BA/ BB) 结束 A 11 A 11 (19/27/27) B (BC/BA/BB) B 19 （从A转入） C 27 （从A转入） A 27 B 结束 其中AC两信号相连不存在，CB或BB代表一帧数据结束。 因此检测模块处理流程包含三个部分：计数部分，信号状态转移部分和检测输出部分。 计数部分：系统复位后处于B状态，设定一个5位寄存器count_temp，每个CLK上升沿进行计数，记满后保持原值不变（此时必定处于无效状态）；当DIN＝0时，一次计数完成，将count_temp的值赋给count保存，同时count_temp清零，准备下一次计数；count值送入“信号状态转移部分”，与当前信号一起判断下一个信号状态。这里要注意，当下一状态为B时，状态改变了但计数值没有清零(DIN＝0时count才清零)，如对于A状态，如果count12（则下个状态是B），则将count_temp的值先保存，以得到B状态。然后再在B状态中根据count_temp最终的值，判断下一个状态。 信号状态转移部分：如图2－1所示(参考表一) 检测输出部分：若状态为A或C时，且在下一CLK上升沿，count_temp变为1，说明count_temp先被清零了，已经检测到一次A或C，因此Signal_A或Signal_B输出一次高脉冲；若状态为B，且count_temp12或count_temp20表示count_temp还未清零，检测到一次B，信号Signal_B输出一次高脉冲。 3．2 解码模块 与检测模块思想一致，根据本次状态和上次状态来判断是开始位，有效数据位或停止位。因此，我们可以设计一个三状态的有限状态机分别代表开始状态start，数据状态data或停止状态idle。A，B，C三个信号两两组合共有9组信号，其中AC信号不存在，BB，CB信号表示停止（参看表一）；在idle状态