《数字钟的设计.docVIP

实验五、数字钟的设计 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、通过计数时钟设计，掌握硬件编程语言和原理图输入方法 2、学习层次化芯片电路设计。 3、学习二—十进制计数器设计和将其和扫描电路等组合在一起 4、巩固掌握混合编程设计手段 三、实 验 内 容 设计一计数时钟，使其具有24小时计数功能。通过“多功能复用按键F1-F12”信号接线组“F1_12(T)”的 F9 ~F12的任意引线插孔可设置小时和分钟的值。 三、实验原理 计数时钟由模60秒计数器、模60分计数器、模24小时计数器、分/时设定模块及输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。其中秒模块应有分钟的设定，分钟模块中须有小时的设定。 四、实验步骤 1、按照以下步骤完成每一个模块的设计：新建设计文件夹（不可用中文）-》新建设计文件-》输入设计项目（原理图/VHDL文本代码）-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》建立仿真波形文件-》仿真测试和波形分析 2、新建顶层原理图文件，调入第1步中设计好的各模块，以原理图方式实现顶层设计-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》建立仿真波形文件-》仿真测试和波形分析-》引脚锁定并编译-》编程下载/配置-》硬件测试 五、 硬件测试说明 LAMP2~LAMP0：内部已连接并已锁定，SPEAK：内部已连接并已锁定，无需连线。 SW1~ SW7：内部已连接并已锁定，无需连线。 A ：为独立扩展下载板上第86脚，应接“数码管段位引线”接线组“KPL_AH”的A B ：为独立扩展下载板上第87脚，应接“数码管段位引线”接线组“KPL_AH”的B C ：为独立扩展下载板上第88脚，应接“数码管段位引线”接线组“KPL_AH”的C D ：为独立扩展下载板上第89脚，应接“数码管段位引线”接线组“KPL_AH”的D E ：为独立扩展下载板上第90脚，应接“数码管段位引线”接线组“KPL_AH”的E F ：为独立扩展下载板上第92脚，应接“数码管段位引线”接线组“KPL_AH”的F G ：为独立扩展下载板上第93脚，应接“数码管段位引线”接线组“KPL_AH”的G SS0：为独立扩展下载板上第68脚，是动态数码管的位选扫描信号，接信号接线组“DS1-8A(T)”的引线插孔SS0。 SS1：为独立扩展下载板上第69脚，是动态数码管的位选扫描信号，接信号接线组“DS1-8A(T)”的引线插孔SS1。 SS2：为独立扩展下载板上第70脚，是动态数码管的位选扫描信号，接信号接线组“DS1-8A(T)”的引线插孔SS2。 RESET：为独立扩展下载板上第71脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的 F9～F12的任意一个引线插孔 SETHOUR：为独立扩展下载板上第73脚，“多功能复用按键F1-F12”信号接线组“F1_12(T)”的 F9～F12的任意一个引线插孔 SETMIN：为独立扩展下载板上第74脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的 F9～F12的任意一个引线插孔 CLK：为独立扩展下载板上第 183脚即GCLK2，应接时钟信号接线组“CLOCK(T)”的“FRQ（21）”引线插孔 CKDSP：为独立扩展下载板上第 79脚即GCLK1，应接时钟信号接线组“CLOCK(T)”的“FRQ（11）”引线插孔 使用操作： 时钟从0秒开始计数，计满60分钟蜂鸣器鸣叫1分钟。LAMP0、LAMP1、LAMP2闪烁。小时、分钟的设置通过对应的按键设置。 附录1：波形仿真分析 输入信号： SETMIN：分钟设置信号 SETHOUR：小时设置信号 RESET：全局复位信号 CLK：全局时钟信号 CKDSP：数码管动态扫描信号 输出信号： SPEAK：蜂鸣器报时信号 A～G：数码管7个段位 LAMP[2..0]：指示灯信号 SS[2..0]：数码管段位译码输入控制信号 波形结果分析：