《数码显示VHDL.docVIP

实验 数码显示电路的VHDL设计一、实验目的 通过数码显示电路的设计学习VHDL的CASE语句应用及多层次设计方法。 二、实验内容 设计一个7段数码显示电路7段数码显示电路 图 计数器和译码器连接电路的顶层文件原理图 三、实验仪器与器材 计算机1台，GW48-K2S实验箱1台，QⅡ6.0 1套。 四、实验设计思路 7段数码显示电路7段数码显示7段数码显示是纯组合电路，通的小规模专用IC，如74或4000系列的器件只能十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。但为了简化过程，首先完成7段BCD码译码器的设计。作为7段BCD码译码器，输出信号LED7S的7位分别接如图数码管的7个段，高位在，低位在。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段亮，于是数码管显示“5”。7段数码显示电路LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S = 0111111 ; WHEN 0001 = LED7S = 0000110 ; WHEN 0010 = LED7S = 1011011 ; WHEN 0011 = LED7S = 1001111 ; WHEN 0100 = LED7S = 1100110 ; WHEN 0101 = LED7S = 1101101 ; WHEN 0110 = LED7S = 1111101 ; WHEN 0111 = LED7S = 0000111 ; WHEN 1000 = LED7S = 1111111 ; WHEN 1001 = LED7S = 1101111 ; WHEN 1010 = LED7S = 1110111 ; WHEN 1011 = LED7S = 1111100 ; WHEN 1100 = LED7S = 0111001 ; WHEN 1101 = LED7S = 1011110 ; WHEN 1110 = LED7S = 1111001 ; WHEN 1111 = LED7S = 1110001 ; WHEN OTHERS = NULL ; END CASE ; END PROCESS ; END ; （3）设计提示 7段数码显示DECL7S，确认满足逻辑设计要求后，应用例化语句实现图5-1所示电路CNT_DECL的VHDL设计。引脚锁定及硬件测试方案建议选实验电路模式6，用数码8显示译码输出（PIO46-PIO40），，硬件验证译码器的工作性能。 …k8来选择。被选通的数码管显示数据，其余关闭。如在某时刻k3为高电平，其余选通信号为低电平，这是仅k3对应的数码管显示来自段信号的数据，其他7个数码管呈现关闭状态。如果希望在8个数码管显示预期的数据，就必须使得8个选通信号k1、k2…k8分别被单独选通，并同时在段信号输入口加上希望在该数码管显示的数据。于是随着选通信号的扫描（逐一轮流输出高电平），就能够实现扫描显示的目的。 在下面8位数码显示器扫描控制电路的参考程序中，clk是扫描时钟，SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段，BT是位选择控制信号，接图5-1中的8个选通信号：k1、k2…k8。程序中的CNT8是一个3位计数器，产生扫描控制信号，由进程P2生成。进程P3是7段译码查表输出程序，与基本命题相同。进程P1是对8个数码管选通的扫描程序，例如当CNT8等于“001”时，k2对应数码管被选通，同时，A被赋值3，再由进程P3译码输出“1001111”，显示在数码管上即为“3”，当CNT8扫描时，数码管上显示数据：13579BDF。 8位数码显示器扫描控制电路的参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LO