《时钟系统设计及仿真.docVIP

黑龙江科技学院 时钟系统设计及仿真 所属课程名称 ASIC 实 践 日 期 2011.9.13-2011.9.16 班 级 学 号 姓 名 成 绩 电气与信息工程学院实践基地 实践概述： 【实践目的及要求】 实践目的： 1、学习软件Max+plusⅡ的使用方法； 2、掌握使用Max+plusⅡ进行编译和仿真的方法与技巧； 3、掌握基本的VHDL语言并编写程序 4、了解实践箱的各部分基本构造并使用它完成程序下载。 实验要求： 1、应用VHDL语言设计一个具有时、分、秒功能的计时系统。 2、应用Max+plusⅡ开发进行编译，仿真，装配，并下载到实践箱。 3、计时系统可采用模块设计，并连接成顶层原理图。 4．可自行扩展功能。 【实践环境】（使用的软件） Max+plusⅡ 【实验原理】 实践内容： 【实践方案设计】 秒60模块程序如下： Library ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; entity xsecond1 is port( clk:in std_logic; clkset:in std_logic; setmin:in std_logic; reset:in std_logic; secout:out STD_LOGIC_vector(6 downto 0); enmin:out std_logic); end xsecond1; architecture xsecond_arch of xsecond1 is signal sec:STD_LOGIC_vector(6 downto 0); signal sec1:STD_LOGIC; signal emin:STD_LOGIC; begin process(reset,sec,emin,setmin,clkset) begin if reset =0 then enmin=0; secout=0000000; sec1=0; else sec1=1; secout=sec; if clkset=1and clksetevent then if setmin=0 then enmin=1; else enmin=emin; end if; end if; end if; end process; process(clk,sec1) alias lcount:std_logic_vector(3 downto 0)is sec(3 downto 0); alias hcount:std_logic_vector(2 downto 0)is sec(6 downto 4); begin if sec1=0 then sec=0000000; else if (clk=1and clkevent)then if lcount=9 then lcount=0000; if hcount/=5 then hcount=hcount+1; emin=0; else hcount=000; emin=1; end if; else lcount=lcount+1; emin=0; end if; end if; end if; end process; end xsecond_arch; 分60程序如下： Library ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; entity xminute is port( clk:in std_logic; clkmin:in std_logic; sethour:in std_logic; reset:in std_logic; minout:out STD_LOGIC_vector(6 downto 0); enhour:out std_logic); end xminute; architecture xminute_arch of xminute is signal min:STD_LOGIC_vector(6 downto 0); signal ehour:STD_LOGIC; signa