第6章VerilogHDL测试模块报告.ppt

测试模块范例 测试模块结构 模块实例化、信号的产生和控制、响应监控三个部分 时钟信号 占空比50% 占空比非50% 使用参数 整型和寄存器型的区别 复位信号 最简单的形式 检测时钟边沿的复位信号 测试向量 逐个给出的形式 随机数的形式 使用$readmemb 的形式 响应监控 构造一组黄金向量 结果相符时 结果不符时 也可以添加任务 更复杂的形式 仿真中对信号的控制 wait语句：等待条件达成 force和release 语句：赋值和释放 命名事件：event 组合逻辑的测试模块 设计模块：3-8译码器 设计模块：3-8译码器 测试信号 时序逻辑的测试模块 4位的并串转换模块 4位的并串转换模块 测试模块 仿真结果 除法器的测试模块 功能表 测试模块 参考函数 仿真结果 begin k = (i/4) % 32 + 1; flag = 1; while(flag) begin dividend = {{$random}, {m{1b0}}}; //随机数生成被除数，并扩展位 divisor = {{m{1b0}}, {$random}}; //随机数生成除数，被扩展位 Verilog HDL数字系统设计及仿真 第6章 Verilog HDL测试模块 Verilog HDL数字系统设计及仿真 module tb_add4; //顶层模块 wire COUT; wire [3:0] S; reg CIN; reg [3:0]X,Y; //变量声明 initial begin X=4b0000;Y=4b0000;CIN=1; #10 X=4b0000;Y=4b1110;CIN=1; #10 X=4b0101;Y=4b1010;CIN=1; #10 X=4b0000;Y=4b0000;CIN=0; #10 X=4b0000;Y=4b1110;CIN=0; #10 X=4b0101;Y=4b1010;CIN=0; //产生信号 #10 $stop; //仿真控制 end initial begin $monitor(x=%b,y=%b,cin=%b,sum=%b,cout=%b,X,Y,CIN,S,COUT); //监视任务 end add4 my_add4(S,COUT,CIN,X,Y); //待测模块的模块实例化 endmodule reg clock1; initial clock1=0; always #5 clock1=~clock1; reg clock2; always begin #5 clock2=0; #5 clock2=1; end reg clock3; always begin #15 clock3=0; #5 clock3=1; end reg clock6; parameter half_cycle=10 always begin #half_cycle clock6=0; #half_cycle clock6=1; end `timescale 1ns/1ns …… reg clock8; parameter cycle=15; always begin #(cycle/2) clock8=0; #(cycle/2) clock8=1; end always begin #(cycle/2.0) clock9=0; #(cycle/2.0) clock9=1; end reg reset1; initial begin reset1=1b0; #20 reset1=1b1; #40 reset1=1b0; end reg reset2; initial begin reset2=1b0; wait(clock==1b1); @(negedge clock); reset2=1b1; repeat (2) @(negedge clock); reset2=1b0; end initial begin X=4b0000;Y=4b0000;CIN=1; #10 X=4b0000;Y=4b1110;CIN=1; #10 X=4b0101;Y=4b1010;CIN=1; #10