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DM648-I2C学习笔记 By Lzp 2014-2-26 学习《tms320dm648-2012》 兼容IIC规范2.1版本 快速模式可达400 Kbps和10位器件寻址模式主（发送/接收）和从属（发送/接收）功能DMA，中断或轮询TMS320DM647/DM648 DSP Inter-Integrated Circuit (I2C) Module Users Guide》 支持： 2至7位格式传输自由数据格式模式 一个读取EDMA事件和一个写EDMA事件中断接VBUSP（32位同步从总线） EDMA事件启用/禁用功能 外围使能/禁用功能 模块频率范围 6.7Mhz到13.3Mhz 支持忽略NACK模式高速模式 CBUS兼容模式?PLL1?I2C内部预分频器--6.7-13.3MHz? I2C时钟分频器?I2C模块处于复位状态 IRS= 0 ICMDR）ICCH ICCL 前提同1 SDA、SCL要开漏上拉处理，（我理解：它是双向的，有应答信号，如果是推挽Slave-receiver mode 从接收 Slave-transmitter mode 从发送 Master-receiver mode 主接收 Master-transmitter mode 主发送 CPU主接收模式配置流程：我理解就是读I2C器件，如：读24c16 时钟、电力LPSC 复位：IRS = 0 in ICMDR 配置ICMDR 主 (MST = 1). 使用I2C，例如数据接收：(TRX = 0) 7位地址 (XA = 0). 禁止重复模式：(RM = 0). 禁用环回模式（DLB=0）。 禁止自由数据格式（FDF=0）Disable start byte mode if addressing a fully fledged I2C device (STB = 0).不明白 设置传输位数个数？ 配置从地址：这个主I2C器件被编址，(ICSAR = 7BIT ADDRESS) 设置工作频率(ICPSC).： 6.7 ---13.3 MHZ. 配置总线时钟频率：(ICCLKL) (ICCLKH) 清中断状态 读ICSTR，再写回 ICSTR = ICSTR 反复读ICIVR，一直到它是0 使能I2C控制器：IRS = 1 in ICMDR 等待，直到总线忙位清除：(BB = 0 in ICSTR). 产生起始事件：STT = 1 in ICMDR). 等待查询(ICRRDY = 1 in ICSTR). 读数据：查到了(ICRRDY = 1 in ICSTR). 读出ICDRR 完成前两个步骤，直到接收到NACKMOD = 1 in ICMDR 结束传输，释放总线，产生停止事件，STP = 1 in ICMDR 中断 7种中断： 丢失中断：总裁丢失、非法起始位、停止位产生。 没应答中断：主没有接收到从应答信号 寄存器就绪中断(ICDRR)接收到数据，I2C外设发给EDMA控制器一个信号，EDMA读ICDRR) 发送：发送寄存器数据拷贝到发送移位寄存器，I2C外设发给EDMA控制器一个信号，EDMA好进行下一个数据拷贝到发送寄存器。 寄存器列表： 注意：最后两个34、38，和前面的表不同，这里没有EDMA相关寄存器，好像这个文档较旧。 偏移地址 缩写 描述 0h ICOAR 自身地址寄存器：I2C Own Address Register (ICOAR) XA=0 7位地址：6：0； XA=1 10位地址9：0， 4h ICIMR 中断屏蔽寄存器Interrupt Mask Register (ICIMR) 31—7 保留 6：AAS 作为从中断使能位：0禁止、1使能 5：SCD 停止条件探测到中断使能位：0d/1e 4：ICXRDY 发送数据准备好 3：ICRRDY 接收数据准备好 2：ARDY 寄存器存取准备好 1：NACK 没应答中断 0：AL总裁丢失 8h ICSTR 中断状态寄存器I2C Interrupt Status Register (ICSTR) 31-15保留 14：SDIR 从方向位：环回Ch ICCLKL I2C时钟分频低寄存器I2C Clock Divider Registers (ICCLKL) 31—16保留，读=0，写无影响 15—0： ICCL 10h ICCLKH I2C时钟分频高寄存器I2C Clock High-Time Divider Register (ICCLKH) 31—16保留，读=0，写无影响 15—0： ICCH I2C时钟=预分频输出/（（ICCL+d）* (ICCH+d)),d取值： 14h ICCNT I2C Data Count Reg