FPGA實验报告TLC5620实验报告.docVIP

TLC5620串行AD实验 实验原理 TLC5620工作原理 （1）TLC5620简介 TLC5620是其管脚REFA~REFD为四个通道的参考电压，实验平台的参考电压均为2.5V；DACA~DACD为4路四个模拟信号输出通道；DATA为串行数据输入；CLK为DAC串行数据输入时钟，其下降沿锁存输入数据DATA；LOAD为串行数据锁存信号，低电平锁存。LDAC为DAC输出更新控制信号，当LDAC为低电平时，则把锁存在锁存器的数据送到DAC并转换为模拟信号，在相应的通道进行输出，故可以始终把LDAC信号置为低电平，也就是说加载信号一旦产生，数据立刻转换输出。因为TLC5620为四通道的数模转换器，只有一个DATA数据输入端，所以传送的数据中要包含通道的信息，以便DAC能识别出该数据属于哪个通道，转换完成后的模拟信号输出到相应的通道中。TLC5620传输的一帧数据位11位，先传送高位，最后传送低位， A1 A0 D/A输出 0 0 DCAA 0 1 DCAB 1 0 DCAC 1 1 DCAD TLC5620的输出电压为： D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 通道选择 输出模式RNG 8位数据D7~D0 TLC5620的数据结构DAC内部有移位寄存器和锁存器，要在工程中实现在LOAD高电平时把11位数据在CLK的下降沿逐位（由低位到高位）发送到DAC得DATA端，发送完毕后，LOAD置为高电平，指示DAC进行模数转换。 TLC5620的访问时序图 需要注意的是LOAD的低电平的最小保持时间（LOAD）为250ns，各个和的最小保持时间为50ns。为了尽可能最大利用DAC的转换速度，为此状态机选用5000Hz（200ns）左右的输入时钟，在LOAD低电平时要等待 12个状态机时钟CLK0.5M。为此采用计数器判断等待时间是否满足条件，该计数器使用LOAD的高电平为异步复位信号，低电平时，对CLK0.5M进行计数，当计数器计数值大于12 时，说明LOAD为低电平的时间（LOAD）已满足，状态机可跳转到下一态。 在LOAD的高电平时，需要产生11个DAC的CLK同样采用计数器计数值得判断，该计数器中，LOAD的低电平为异步复位信号，LOAD为高电平时，对DA_CLK计数，满足计数器的计数值11时，说明已经送入了11bit的串行数据，可以进行置LOAD为低电平，对11bit数据锁存进行数模转换。 TLC5620引脚名称如下图： 引脚 输入/输出 描述 名称 序号 CLK 7 I 串行接口时钟。引脚出现下降沿时将输入的数字量转发到串行接口寄存器里 DACA 12 O DAC A模拟信号输出 DACB 11 O DAC B模拟信号输出 DACC 10 O DAC C模拟信号输出 DACD 9 O DAC D模拟信号输出 DATA 6 I 存放数字量的串行接口 GND 1 I 地回路及参考终端 LDAC 13 I 加载DAC。当引脚出现高电平时，即使有数字量被读入串行口也不会对DAC的输出进行更新。只有当引脚从高电平变为低电平时，DAC输出才更新。 LOAD 8 I 串口加载控制。当LDAC是低电平，并且LOAD引脚出现下降沿时数字量被保存到锁存器，随后输出端产生模拟电压。 REFA 2 I 输入到DAC A的参考电压。这个电压定义了输出模拟量的范围。 REFB 3 I 输入到DAC B的参考电压。这个电压定义了输出模拟量的范围。 REFC 4 I 输入到DAC C的参考电压。这个电压定义了输出模拟量的范围。 REFD 5 I 输入到DAC D的参考电压。这个电压定义了输出模拟量的范围。 VDD 14 I 正极电源 引脚出现下降沿时将输入的数字量转发到串行接口寄存器里引脚从高电平变为低电平时，DAC输出才更新。将四个通道的按键修改成一个按键 （2）将给定的程序模块合在一个顶层模块中，不使用图形文件作为顶层：使用verilog HDL建立顶层文件，在顶层文件中设置连线型变量，调用事先写好的模块，用线型变量将两个模块需要连接的管脚连接在一起，从而形成一个完整功能的大模块。实验流程图 N N Y Y 管脚分配 四.试验程序 1:单通道数码管计数显示module count(clk,rst,key,seg_com,seg_data); input clk; input rst; input key; output [7:0]seg_data; output [7:0]seg_com; reg [7:0]datain[