DSP-TMS320C54X片内外设和中断系统-课件解读.ppt

3.7 时钟发生器PLL 通过软件编程，可以选用以下两种时钟方式中的一种： ■ PLL方式。输入时钟(CLKIN)乘以0.25～15共31个系数中的一个系数。这是靠PLL电路来完成的。 ■ DIV(分频器)方式。输入时钟(CLKIN)除以2或4。当采用DIV方式时，所有的模拟电路，包括PLL电路都关断，以使功耗最小。 软件可编程PLL通过读/写时钟方式寄存器(CLKMD)来完成，用来定义PLL时钟模块中的时钟配置，为用户提供各种时钟乘系数，并能直接通断PLL。 3.7 时钟发生器PLL 软件可编程PLL可以对时钟方式寄存器(CLKMD)编程加载，以配置成所要求的时钟方式。CLKMD寄存器是16位存储器映像寄存器，地址为0058H。它是用来定义PLL时钟模块中的时钟配置。CLKMD的结构如图3-16所示。 15～12 11 10～3 2 1 0 PLLMUL PLLDIV FLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS R/W R/W R/W R/W R/W R 3.7 时钟发生器PLL ⑴ PLLNDIV：时钟发生器选择位，读/写位。用来决定时钟发生器的工作方式。与PLLMUL和PLLDIV位同时定义频率的乘数。 ⑵ PLL STATUS：PLL的工作状态位，只读位。用来指示时钟发生器的工作方式。 ⑶ PLLCOUNT：PLL的减法计数器，读/写位。用来对PLL开始工作到锁定时钟信号之前的一段时间进行计数定时，以保证频率转换的可靠性。 ⑷ PLLDIV：为PLL的分频除数，读/写位。与PLLMUL和PLL NDIV一起决定PLL的频率。 ⑸ PLLON/OFF：PLL的通/断位，读/写位。 与PLLNDIV一起决定PLL是否工作。 见图3.14。 3.7 时钟发生器PLL 图3.14 PLLON/OFF与PLLNDIV的工作方式 ⑹ PLLMUL：为PLL的倍频乘数，读/写位。 与PLLDIV和PLLNDIV一起决定PLL的频率 当PLL STATUS=0时，时钟发生器工作于分频DIV方式； 当PLL STATUS=1时，时钟发生器工作于倍频PLL方式。 PLLON/OFF PLLNDIV PLL状态 PLLON/OFF PLLNDIV PLL状态 0 0 断开 1 0 工作 0 1 工作 1 1 工作 3.7 时钟发生器PLL 当PLLNDIV=0时，采用分频DIV方式； 当PLLNDIV=1时，采用倍频PLL 通过软件编程，可以使软件PLL实现两种工作方式： ■ PLL方式，即倍频方式。 芯片的工作频率等于输入时钟CLKIN乘以PLL的乘系数，共有31个乘系数，取值范围为0.25~15。 ■ DIV方式，即分频方式。 对输入时钟CLKIN进行2分频或4分频。 软件PLL的乘系数可通过PLLNDIV、PLLDIV和PLLMUL的不同组合确定。见表3-4。 3.7 时钟发生器PLL 表3-4 PLL的乘系数 根据PLLNDIV、PLLDIV和PLLMUL的不同组合，软件PLL共有31个乘系数，分别为: 0.25、0.5、0.75、1、1.25、1.5、1.75、2、2.25、2.5、2.75、3、3.25、3.5、3.75、4、4.5、5、5.5、6、6.5、7、7.5、8、9、10、11、12、13、14、15。 PLLNDIV PLLDIV PLLMUL PLL乘系数 0 0 1 1 1 1 X X 0 0 1 1 0~14 15 0~14 15 0或偶数 奇数 0.5 0.25 PLLMUL+1 1 (PLLMUL+1)?2 PLLMUL?4 3.7 时钟发生器PLL 通常，DSP系统的程序需要从外部低速EPROM中调入，可以采用较低工作频率的复位时钟方式，待程序全部调入内部快速RAM后，再用软件重新设置CLKMD寄存器的值，使TMS320C54X工作在较高的频率上。 芯片复位时钟方式寄存器CLKMD的值是由3个外部引脚(CLKMD1、CLKMD2和CLKMD3)的状态设定，从而确定了芯片的时钟方式。 参见表3-5。 3.7 时钟发生器PLL 表3-5 CLKMD的时钟方式 CLKMD1 CLKMD2 CLKMD3 CLKMD的复位值 时钟方式 0 0 0 E007H PLL×15 0 0 1 9007H PLL×10 0 1 0 4007H PLL×5 1 0 0 1007H PLL×2 1 1 0 F007H PLL×1 1 1 1 0000H 2分频(PLL无效) 1 0 1 F000H 4分频(PLL无效) 0 1 1 —— 保留 3.7 时钟发生器PLL 【例】 从某一倍频方式切换到PLL×1方式。 必须先从倍频方式切换到分频方式，然后再切换到PLL×1方式