35并行存储器.docVIP

3.5 并行存储器 减少内存与CPU之间速度差异的主要途径： ①在CPU内部设置多个通用寄存器； ②采用并行操作的存储器； ③在CPU和主存之间插入Cache； ④采用更高速的存储芯片。 3.5.1 双端口存储器 同一个存储体具有两套相互独立的读写控制电路和地址寄存器ARL、ARR和数据寄存器DRL、DRR。 （图3.28） 无冲突读写控制 当访问的两个地址码不相同时，在两个端口上均可进行读/写操作。 （1）读操作 CE#=L，R/W#=H，OE#=L，读出数据送DR。 （2）写操作 CE#=L，R/W#=L，DR的数据写入存储器。 有冲突的读写控制 当两个端口试图在同一时间内访问同一存储单元时发生冲突。 解决方法： 由片上判别逻辑决定对一个端口读/写，延迟另一端口的读写（BUSY#=L）。 双端口存储器的应用 ①实现CPU与DMA（或IOP）同时访问内存； ②在多机系统中，实现彼此间的信息交换； ③为运算器的两个输入端并行提供数据； ④双端口结构的Cache，可同时向CPU和主存交换信息。 3.5.2多模块交叉存储器 存储器的模块化组织 顺序方式 （图3.29） 模块板容量：16KB，板内地址码 A13~A0 A15A14 经译码产生选板信号。 特点：只需要一套电路（AR，DR和读/写控制） 带宽仅为，T－