基于FPG)A的加法器设计.docVIP

基于FPGA的加法器设计 一、实验目的 1.熟悉用Quartus编译Verilog语言的方法。 2.掌握用Verilog HDL语言描述加法器的方法。 3.利用nios核建立加法器。 二、实验原理 1.半加器器设计? 1）半加法器? a.b为加数和被加数，s.c为和和进位。? (1)半加法器真值表 ?(2)原理图输入 分析功能（用波形仿真来看） (4)VHDL语言编程? ????use?ieee.std_logic_1164.all;? ? use?ieee.std_logic_unsigned.all;???? ?? entity?hjfq?is?? ?? ???port(a,b:?in?std_logic;????? ?s,c:?out?std_logic);? ? end?hjfq;? architecture?behave?of?hjfq?is??? ???begin? ??? ??s=not(a?xor?(not?b));?? ????c=a?and?b;???? ??end?behave;? 全加法器 b.c为加数、被加数和低位进位，so.co为和与进位。 全加法器真值表 全加法器原理图: 波形仿真时序图： （4）VHDL语言编程：?? ?????library?ieee;? ?????use?ieee