IC面试问题.docxVIP

静态功耗：指电路处于等待状态或者不激活状态时的泄漏电流产生的功耗。泄漏电流主要有：反偏二极管泄漏电流（漏极和衬底是一对反偏二极管）门栅感应漏极泄漏电流（GIDL，gate-induced drain leakage）：漏致势垒降低效应，使得在栅极电压较低（nmos）时，沟道内的势垒高低降低，漏电流随着漏电压变化，。在亚阈值下的漏电流，主要是沟道内的载流子扩散引起的。栅极泄漏电流：栅极泄漏电流一般用叠栅和和高K介质解决。What types of delay model are used in digital design? (数字IC设计中有多少种类型的delay model)？NLDM，CCS，和ECSM”，还有一个现在基本不用了的--LDM模型（LDM）线负载，非线负载模型模型（NLDM），复合电流源模型（CCS），有效电流模型（ECSM）。set_wire_load_mode：Sets the wire_load_model_mode attribute on the current design,specifying how wire load models are to be used to calculate wire capacitance in nets。?set_wire_load_mode [top|segmented|enclose]当需要估算连接不同模块的连线的延时时需要设主席set_wire_load_mode选项：有三种 enclosed(用包围两个子模块的模块的线负载模型估算连接它们的连线的延时) ,top,（用包含所有模块的顶层模块的线负载模型来估算），segment（分别根据穿过的三段模型估算之后相加得到）set_wire_load_model: wire load model，在综合时，除了用ZWLM，或者不同K值的wire load model以外，还有一个基于物理位置（距离）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra TopographicalWhat would you do in order to not use certain cells from the library?如何禁止使用库里面的某些单元？禁用就用set_dont_use禁止修改就用set_dont_touch哪些因素会影响标准单元的延迟？答案应该包括1） PVT2）input transition， output load3）VthWhy do you use alternate routing approach HVH/VHV (Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)?主要是为了节省布线资源，而且垂直布线的话耦合电容较小。Why?power?stripes routed in the top metal layers??为什么电源走线选用最上面的金属层？1.高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。2. EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，top layer 可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多4：顶层金属的宽度教宽，不仅可以提高抗EM的能力，也可以减小IR drop。How to fix x-talk violation？如何解决线间干扰？upsize victim net driver, downsize aggressor net driver2）increase wire space, shielding, change layer，change wire width3）insert butter in victim net能答出以上3条的，在工作中已经基本够用，但是还有两个不常用到的，是AMD的一个大牛告诉我的。4）把与victim net相连的输入端改成Hi-Vth（Vth提高后，小的glitch可以被过滤掉）的单元。5）改变信号的timing window。这个不易做到，但是也是解决方法CPPR：common path pessimism remove PT计算时序的时候都是按照最紧约束来计算的。set_timing_derate -early 0.8set_timing_derate -late 1.1derate the minimum/shortest/early paths by -20% and derate the maxim