毕业论文（设计）--数字电子技术与逻辑设计课程基于d触发器的机械去抖动电路设计 .docVIP

天水师范学院 TIANSHUI NORMAL UNIVERSITY ………………………………………………………2 设计要求………………………………………………………2 3电路组成框图………………………………………………….3 4.设计内容……………………………………………………….4. 4.1二选一门电路……………………………………………………..4. 4.2数字去抖动电路设计……………………………………………..5 4.3初值可预置型计数器设计………………………………………..7 4.4 500HZ和1KHZ的分频…………………………………………10 4.58421BCD译码的verilog语言……………………………………………….13 4.6蜂鸣器…………………………………………………………....14. 4.7动态扫描计数器与位选，选择器…………………………………………..14. 4.8十六进制7段显示译码器程序……………………………………………..15 5.整体设计电路图…………………………………………..16 6.引脚分配情况…………………………………………………17 7.调试……………………………………………………………17 8.实验心得体会—40,设计一个机械键去抖动电路（图中工作时钟CLK为几百HZ）。参照第8章图8—28所示的同步可预置型计数器设计一个14进制计数器。计数器时钟端CLK接去抖动电路的KEY—OUT。 （2）当每一次按键，如果计数器只加1，表明去抖动电路良好；如果计数值增加大于1，表明键的抖动尚未消除。 （3）最终要能直观地比较出加抖动电路和没加去抖动电路的不同效果。 3．电路组成框图 该电路只要有二选一门电路、初值可预置型14进制计数器、显示译码器、数码管、500HZ的分频如下图所示。 二选一门电路 数字消抖动电路 1KHZ、500KHZ的分频 初值可预置型14进制计数器 显示译码器 数码管 4.设计内容 单个模块的设计 4.1二选一门电路 该数据选择器有两个输出信号（A和B）和一个控制输入（S）一个输出（OUT）。当S为1的时候OUT选择A，当S为0的时候OUT选择B 简单的表达 输入 输出 S OUT 1 A 0 B 具体化： 输入 输出 A B Ｓ ＯＵＴ ０ ０ ０ ０ ０ １ ０ １ １ ０ ０ ０ １ １ ０ １ ０ ０ １ ０ ０ １ １ ０ １ ０ １ １ １ １ １ １ 二选一门电路 ４.２数字去抖动电路设计 　如图所示的电路由４个Ｄ触发器和１个４输入与门构成。电路有一个工作时钟CLK。4个D触发器链接成同步时序方式，即将它们的时钟输入端都连在一起。工作时与时钟同步工作，输入信号以移位串行方式向前传递。其信号输入口是KEY—OUT。 分析此电路可以发现，其“滤波”功能的关键是这样的，当信号被串入电路后，能在KEY—OUT输出脉冲信号的条件是，必须在4个D触发器的输出端Q都同时为1，次与门才输出高电平。由于干扰抖动信号是一群宽度狭窄的随机信号，在串入时，很难十分整齐地同时使与门输出为1，而只有正常信号才足够的宽度通过此电路，从而起到了“滤除”的功能。如果增加D触发器的数量，可以一定程度上提高滤波性能。 仿真结果如图所示 4.3初值可预置型计数器设计 与其他类型计数器相比，计数初值可预置型计数器的适用面更宽。如图所示译码器模块CNT4BIT余右面的4位锁存器构成了一个4为二进制计数器图中比较器COMP2本质上就是一个4输入与门，功能是当计数值为1110时，输出一个高电平进位信号，它控制多路选择器MUX4的数据通道的选择信号端S，当比较器COMPF的输出端R为0即为低电平时4路选择器MUX4会选通A0此后随着时钟连续出现，进行正常的累计加数。一旦计数器计到1110时，则输出端R为1即为高电平。选择器会选通A1，如果预置数不改变，则计数器将从初始值开始累计加数。 仿真结果如图所示 图中元件CNT4BIT是由verilog源代码编写以下为其程序： 图中元件MUX4是由verilog源代码编写以下为其程序：  图中元件DFF4是4位寄存器，寄存器在数字电路中，是用来存放二进制数据或代码的电路。寄存器是有具有存储功能的触发器组合起来的。一个触发器可以存储移位二进制代码，存放N位二进制代码的寄存器，需要用N个触发器来构成 。 从逻辑结构上看，移位寄存器有以下两个显著特征： 移位寄存器是由相同的寄存