10第三章verilog入门全解.pptVIP

2. 分模块分层次的电路设计 4位全加器的层次结构框图 将两个或多个模块组合起来描述电路逻辑功能的设计方法。 模块实例引用语句格式： module_name instance_name(port_associations) 设计模块名 实例引用名 module halfadder (S,C,A,B); input A,B; output S, C; xor (S, A, B); and (C, A, B); endmodule 半加器的描述： module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; //内部节点信号 halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule D1 S1 D2 全加器的描述： module_name instance_name(port_associations) module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //内部进位信号 fulladder FA0 (S[0],C0,A[0],B[0],C_1), FA1 (S[1],C1,A[1],B[1],C0), FA2 (S[2],C2,A[2],B[2],C1), FA3 (S[3],C3,A[3],B[3],C2); endmodule 四位加法器的描述： module_name instance_name(port_associations) c_1 C0 C2 C1 把电路的结构描述出来。门级描述方式。 * 位宽：对应的二进制数的位宽 基数符号：二进制b，十进制d，十六进制h，八进制o。 Verilog允许用参数定义语句定义一个标识符来代表一个常量。 Parameter是关键字，多个定义用逗号分开。 * , * 数字电子技术基础 第三章 组合逻辑电路的分析和设计 组合逻辑电路的分析 一 二 组合逻辑电路的设计 三 四 组合逻辑电路中的竞争与冒险 用Verilog HDL描述组合逻辑电路 二、用Verilog HDL描述组合逻辑电路 1. 什么是硬件描述语言 2. Verilog程序的基本结构 3. Verilog的基本语法规则 一、硬件描述语言 Verilog HDL 基础 1. 什么是硬件描述语言 HDL：Hardware Description Language 表示 逻辑电路图 逻辑表达式 复杂数字逻辑系统 编写说明文档 易于存储和修改 不同设计人员交流 被计算机识别 逻辑仿真 逻辑综合 类似于高级程序设计语言的文本形式来描述数字系统硬件的结构和行为的语言。 一、硬件描述语言 Verilog HDL 基础 1. 什么是硬件描述语言 module mux2to1(D0, D1, S, Y ); //模块名及端口 input D0, D1, S; //输入端口声明 output Y; //输出端口声明 wire Snot, A, B ; //内部节点 //电路功能描述 not U1(Snot, S); //门级元件 and U2(A, D0, Snot); and U3(B, D1, S); or U4(Y, A, B); endmodule ——门级描述方式 一、硬件描述语言 Verilog HDL 基础 1. 什么是硬件描述语言 ABEL Verilog HDL VHDL 符合IEEE标准 早期 Advanced Bolean Equation Language 易学易用 格式严谨 2. Verilog程序的基本结构 模块定义 module 模块名(端口名1, 端口名2, … ); 说明部分 逻辑功能描述部分 endmodule module mux2to1(D0, D1, S, Y